处理器范文10篇

处理器范文篇1

关键词处理器、安全处理器、安全模块、密码模块

1引言

现有的安全技术似乎始终存在着局限性，防火墙被动防御无法阻止主动入侵行为、应用级过滤检测与处理能力存在矛盾，背负众望的IPv6技术也无法鉴别主机、用户真实身份，无法阻止攻击报文。当系统的安全越来越岌岌可危，人们开始尝试从芯片的角度去解决安全难题。要保证信息安全首先要保证拥有自有版权的安全芯片。目前，安全芯片设计在信息安全领域已取得了很大成绩，在密码学研究方面已经接近国际先进水平，嵌入式密码专用芯片也已开发成功，但密码芯片在功能与速度方面还滞后于系统和网络的发展，特别在高速密码芯片方面与国际先进水平有很大差距。同时，在CPU方面，不管是通用处理器、嵌入式处理器还是专用微处理器技术已经很成熟，国内多个单位都把嵌入式处理器作为切入点，如中科院计算所的“龙芯”、北大微处理器中心的“众志”、中芯的"方舟"等，嵌入式CPU已作为SOC芯片的核心，但很少考虑安全方面，特别是针对国内的专用密码算法。具有自主版权的CPU才是安全的CPU，只有具有自主知识产权的CPU不断取得新突破，对我国的信息安全才具有重大现实意义。随着网络速度的不断提高，微电子技术的不断发展，在芯片中加入安全功能成为一种趋势，特别是在个人电脑的芯片设计中。研制安全处理器将是今后安全产品的发展趋势。

2安全处理器的技术跟踪2.1嵌入式处理器

目前处理器的划分从应用角度出发，分三类：通用处理器、嵌入式处理器、专用处理器。这些分类都是相对的，只是在一定程度上反映CPU的特性。

根据CPU的特性，选择嵌入式处理器[2]为主要的研究对象。它的有利方面表现在：

(1)芯片设计技术，EDA工具已有很大发展，完全可将一个完整的系统集成在一个芯片上，即SOC(SystemOnChip)。这一技术使开发速度大大加快，可实现自主的知识产权。

(2)与嵌入式CPU配套的软件，从嵌入式OS(包括Linux和其他自主OS)到在它上面运行的应用程序，不像PC的软件那样受到微软垄断的影响，完全可以自主开发。

(3)嵌入式CPU对半导体生产工艺的要求适合我国的国情。多数不必采用最先进、昂贵的半导体工艺，能充分发挥国内现有的半导体生产能力。

系统芯片技术使嵌入式应用系统的开发越来越倾向于以32位CPU为核心，传统的8位微处理器由于芯片面积小，开发方便，得到了广泛的应用。但由于其总线宽度仅为8比特，性能相对较低。而随着应用的不断扩展，系统控制部分越来越复杂，对微控制器的性能要求也日趋提高。32位CPU核是发展趋势，掌握了自主32位CPU核的技术，在安全应用领域具有重大意义。纵上所述，我们研究的安全处理器采用的是32位嵌入式处理器。

2.2安全处理器

目前，市场大部分的安全产品采用传统的应用电子系统设计，其结构都是通过CPU软件运算密码算法或者将密码算法用硬件FPGA实现，然后用CPU控制。这样的结构使安全产品的速度受到约束，产品的集成度不高，不能降低产品的成本。

对于安全处理器来说，不是以功能电路为基础的分布式系统综合技术，而是以功能IP为基础的系统固件和电路综合技术。因此，安全处理器是集处理器和安全技术于一体。其功能的实现不再针对功能电路进行综合，而是针对系统整体固件实现进行电路综合。电路设计的最终结果与IP功能模块和固件特性有关，而与PCB板上电路分块的方式和连线技术基本无关，从而使所设计的结果十分接近理想设计目标。当前，国外已经有些公司研制生产出了安全协议处理器，如Hifn公司近日推出最具性价比的HIPPII8155安全协议处理器，适用于路由器、交换机及VPN网关等IPsec和SSL等应用。但是这些产品使用的是标准的公开算法如AES,DES等，不能满足国内安全产品的需要。文章所设计的安全处理器是基于专用算法的32位处理器。

3安全处理器的设计

安全处理器的设计将包括嵌入式操作系统、嵌入式系统程序和应用程序的开发；软件与硬件的划分、协同设计、协同仿真；电路的综合、布局布线等等。在完成对当前微处理器、SOC设计技术和安全处理器等新技术的跟踪后，结合对CPU和密码芯片的实践，设计了安全处理器的结构、算法核的结构和软件。

3.1安全处理器结构

安全处理器采用的基本体系结构如下：

采用这种系统结构，CPU能通过内部总线控制各个模块部分，DMA控制器也能通过内部总线控制各个模块之间的数据传输。且CPU能响应各个模块的中断，中断控制器控制着优先级和响应模式；总线控制器控制着内部总线的状态；安全模块能产生中断并具有状态值可供查询和使用。

安全处理器能独立作为数字信号处理器DSP使用；也能通过PCI、存储器扩展等通用接口连接显示器、硬盘等外设、存储器可以组成微计算机环境。

作为专用芯片时，一般用来研制安全设备，对用户的数据进行保护。将密码算法模块挂在系统总线上，(系统总线采用ARM公司的AMBA2.0规范[1])，密码算法模块有主模式和从模式两种工作模式，通过微处理器核来初始化、配置密码模块。这样，单个的SOC[3]可以实现网络加密，当安全处理芯片接受一个从MAC发来的数据包后，由操作系统的TCP/IP应用程序分析数据包，根据协议提取加/脱密操作有关的数据，将密码模块设置为从设备，安全处理器按照密码模块的要求，送相关的地址、长度、或者密钥等参数，然后将密码模块置为主设备，由密码主设备申请总线传输，从MAC或存储器中读入数据，进行加、脱密算法运算，添加一些必要的信息，将结果数据送到MAC或者目的存储器中。采用这种结构不但实现了使用一个安全处理器就完成了网络数据包的加脱密，而且由于密码模块直接挂在系统总线上，提高了加脱密速度。同时由于集成在一个芯片上，增加了密码模块的安全性。从而根据不同的用户需求，研制开发成不同种类的安全保密设备。安全模块分为专用密码算法核、公开密码算法核、运算加速器和快速驱动引擎。安全模块核心部件挂接在系统的高速总线上，为了提高其利用率，采用虚拟部件的结构和算法部件驱动引擎。不同的算法操作对应不同的指令，这些指令为专用指令，需要编译器的支持或者通过微指令执行。物理寻址范围一般较窄，输入/输出支持DMA、I/O、Burst等总线结构的所有操作。操作的策略实现预置/预测机制，采用4位指令执行状态标记。密码算法核预设两组物理实体，实体间相互独立。算法的逻辑位宽128bit，为部件级流水线的工作方式。数据处理按序进行，操作结果按序写入，回写操作受指令的执行状态控制。算核中还嵌入部分微代码，支持特定的应用和专用算法的测试、密码算法的自动配置和参数下载，从而确保密码算法硬件的可靠性和安全性。

密码算法部件的结构如下：

Reset(复位)来自芯片的复位控制器模块，中断及响应与芯片的中断控制器相连，状态反映在芯片的状态寄存器中，CLK来自芯片的PLL模块，最高频率为160MHz，地址线、数据线等与芯片的内部总线相连，扩展控制可以连接已有的外部安全密码模块。

密码算法核采用两种工作方式主设备模式和从设备模式。当工作在主设备模式时，写完密钥后，密码模块按AHB规范[1]申请总线，在请求总线成功后，密码模块将源地址发送到总线上，将源地址中的数据读入SFIFO中，释放数据总线，处理器可以并行完成其余任务。同时，模块内部从SFIFO中读出数据，进行算法运算，同时将加密结果写入EFIFO中。通过这种工作方式，可以提高加脱密速度，并行完成任务。密码模块工作在从设备模式时，处理器以存储器模式访问专用算法核，适应于低速产品的需要。

3.3安全处理器的软件特征

安全处理器的软件是实现嵌入式系统功能的关键，对安全处理器系统软件和应用软件的要求也和通用计算机有所不同。

(1)软件要求固态化存储。为了提高执行速度和系统可靠性，嵌入式系统中的软件一般都固化在存储器芯片或作为BIOS。

(2)软件代码高质量、高可靠性。尽管半导体技术的发展使处理器速度不断提高、片上存储器容量不断增加，但在大多数应用中，存储空间仍然是宝贵的，还存在实时性的要求。为此要求程序编写和编译工具的质量要高，以减少程序二进制代码长度、提高执行速度。

(3)系统软件(OS)的高实时性是基本要求。

(4)在多任务嵌入式系统中，对重要性各不相同的任务进行统筹兼顾的合理调度是保证每个任务及时执行的关键，单纯通过提高处理器速度是无法完成和没有效率的，这种任务调度只能由优化编写的系统软件来完成，因此系统软件的高实时性是基本要求。

(5)多任务操作系统是知识集成的平台和走向工业标准化道路的基础。

4安全处理器的应用

安全处理器的应用很广阔，既可以用来设计终端加密设备，又可以设计线路式加密设备，完成批信息加/脱密处理、数字签名、认证和密钥管理等功能。安全处理器具有PCI、MAC、USB等接口，直接与接口器件相连。线路上的数据流通过接口芯片流入安全处理器芯片的相应接口模块，数据被接受。CPU对收到的一帧（包）数据进行处理，支持SDLC/HDLC、PPP、DDN、FR等协议，需要加（脱）密的数据通过处理器芯片的内部总线与密码模块进行交换，由密码模块完成加（脱）密操作，处理完的数据最后由CPU控制通过相应的接口发送出去。安全处理器将专用密码算法核和处理器集成在一个芯片上，最大限度的减少了部件之间的连接，提高了系统的安全性和可靠性，充分保证了高性能和高性价比，优越性会越来越明显，必将会得到更广泛的应用。

参考文献

〔1〕AMBASpecification（AdvancedMicrocontrollerBusArchitectureSpecification）

处理器范文篇2

关键词处理器、安全处理器、安全模块、密码模块

1引言

现有的安全技术似乎始终存在着局限性，防火墙被动防御无法阻止主动入侵行为、应用级过滤检测与处理能力存在矛盾，背负众望的IPv6技术也无法鉴别主机、用户真实身份，无法阻止攻击报文。当系统的安全越来越岌岌可危，人们开始尝试从芯片的角度去解决安全难题。要保证信息安全首先要保证拥有自有版权的安全芯片。目前，安全芯片设计在信息安全领域已取得了很大成绩，在密码学研究方面已经接近国际先进水平，嵌入式密码专用芯片也已开发成功，但密码芯片在功能与速度方面还滞后于系统和网络的发展，特别在高速密码芯片方面与国际先进水平有很大差距。同时，在CPU方面，不管是通用处理器、嵌入式处理器还是专用微处理器技术已经很成熟，国内多个单位都把嵌入式处理器作为切入点，如中科院计算所的“龙芯”、北大微处理器中心的“众志”、中芯的"方舟"等，嵌入式CPU已作为SOC芯片的核心，但很少考虑安全方面，特别是针对国内的专用密码算法。具有自主版权的CPU才是安全的CPU，只有具有自主知识产权的CPU不断取得新突破，对我国的信息安全才具有重大现实意义。随着网络速度的不断提高，微电子技术的不断发展，在芯片中加入安全功能成为一种趋势，特别是在个人电脑的芯片设计中。研制安全处理器将是今后安全产品的发展趋势。

2安全处理器的技术跟踪

2.1嵌入式处理器

目前处理器的划分从应用角度出发，分三类：通用处理器、嵌入式处理器、专用处理器。这些分类都是相对的，只是在一定程度上反映CPU的特性。

根据CPU的特性，选择嵌入式处理器[2]为主要的研究对象。它的有利方面表现在：

(1)芯片设计技术，EDA工具已有很大发展，完全可将一个完整的系统集成在一个芯片上，即SOC(SystemOnChip)。这一技术使开发速度大大加快，可实现自主的知识产权。

(2)与嵌入式CPU配套的软件，从嵌入式OS(包括Linux和其他自主OS)到在它上面运行的应用程序，不像PC的软件那样受到微软垄断的影响，完全可以自主开发。

(3)嵌入式CPU对半导体生产工艺的要求适合我国的国情。多数不必采用最先进、昂贵的半导体工艺，能充分发挥国内现有的半导体生产能力。

系统芯片技术使嵌入式应用系统的开发越来越倾向于以32位CPU为核心，传统的8位微处理器由于芯片面积小，开发方便，得到了广泛的应用。但由于其总线宽度仅为8比特，性能相对较低。而随着应用的不断扩展，系统控制部分越来越复杂，对微控制器的性能要求也日趋提高。32位CPU核是发展趋势，掌握了自主32位CPU核的技术，在安全应用领域具有重大意义。纵上所述，我们研究的安全处理器采用的是32位嵌入式处理器。

2.2安全处理器

目前，市场大部分的安全产品采用传统的应用电子系统设计，其结构都是通过CPU软件运算密码算法或者将密码算法用硬件FPGA实现，然后用CPU控制。这样的结构使安全产品的速度受到约束，产品的集成度不高，不能降低产品的成本。

对于安全处理器来说，不是以功能电路为基础的分布式系统综合技术，而是以功能IP为基础的系统固件和电路综合技术。因此，安全处理器是集处理器和安全技术于一体。其功能的实现不再针对功能电路进行综合，而是针对系统整体固件实现进行电路综合。电路设计的最终结果与IP功能模块和固件特性有关，而与PCB板上电路分块的方式和连线技术基本无关，从而使所设计的结果十分接近理想设计目标。当前，国外已经有些公司研制生产出了安全协议处理器，如Hifn公司近日推出最具性价比的HIPPII8155安全协议处理器，适用于路由器、交换机及VPN网关等IPsec和SSL等应用。但是这些产品使用的是标准的公开算法如AES,DES等，不能满足国内安全产品的需要。文章所设计的安全处理器是基于专用算法的32位处理器。

3安全处理器的设计

安全处理器的设计将包括嵌入式操作系统、嵌入式系统程序和应用程序的开发；软件与硬件的划分、协同设计、协同仿真；电路的综合、布局布线等等。在完成对当前微处理器、SOC设计技术和安全处理器等新技术的跟踪后，结合对CPU和密码芯片的实践，设计了安全处理器的结构、算法核的结构和软件。

3.1安全处理器结构

安全处理器采用的基本体系结构如下：

采用这种系统结构，CPU能通过内部总线控制各个模块部分，DMA控制器也能通过内部总线控制各个模块之间的数据传输。且CPU能响应各个模块的中断，中断控制器控制着优先级和响应模式；总线控制器控制着内部总线的状态；安全模块能产生中断并具有状态值可供查询和使用。

安全处理器能独立作为数字信号处理器DSP使用；也能通过PCI、存储器扩展等通用接口连接显示器、硬盘等外设、存储器可以组成微计算机环境。

作为专用芯片时，一般用来研制安全设备，对用户的数据进行保护。将密码算法模块挂在系统总线上，(系统总线采用ARM公司的AMBA2.0规范[1])，密码算法模块有主模式和从模式两种工作模式，通过微处理器核来初始化、配置密码模块。这样，单个的SOC[3]可以实现网络加密，当安全处理芯片接受一个从MAC发来的数据包后，由操作系统的TCP/IP应用程序分析数据包，根据协议提取加/脱密操作有关的数据，将密码模块设置为从设备，安全处理器按照密码模块的要求，送相关的地址、长度、或者密钥等参数，然后将密码模块置为主设备，由密码主设备申请总线传输，从MAC或存储器中读入数据，进行加、脱密算法运算，添加一些必要的信息，将结果数据送到MAC或者目的存储器中。采用这种结构不但实现了使用一个安全处理器就完成了网络数据包的加脱密，而且由于密码模块直接挂在系统总线上，提高了加脱密速度。同时由于集成在一个芯片上，增加了密码模块的安全性。从而根据不同的用户需求，研制开发成不同种类的安全保密设备。

3.2安全模块的结构

安全模块分为专用密码算法核、公开密码算法核、运算加速器和快速驱动引擎。安全模块核心部件挂接在系统的高速总线上，为了提高其利用率，采用虚拟部件的结构和算法部件驱动引擎。不同的算法操作对应不同的指令，这些指令为专用指令，需要编译器的支持或者通过微指令执行。物理寻址范围一般较窄，输入/输出支持DMA、I/O、Burst等总线结构的所有操作。操作的策略实现预置/预测机制，采用4位指令执行状态标记。密码算法核预设两组物理实体，实体间相互独立。算法的逻辑位宽128bit，为部件级流水线的工作方式。数据处理按序进行，操作结果按序写入，回写操作受指令的执行状态控制。算核中还嵌入部分微代码，支持特定的应用和专用算法的测试、密码算法的自动配置和参数下载，从而确保密码算法硬件的可靠性和安全性。

密码算法部件的结构如下：

Reset(复位)来自芯片的复位控制器模块，中断及响应与芯片的中断控制器相连，状态反映在芯片的状态寄存器中，CLK来自芯片的PLL模块，最高频率为160MHz，地址线、数据线等与芯片的内部总线相连，扩展控制可以连接已有的外部安全密码模块。

密码算法核采用两种工作方式主设备模式和从设备模式。当工作在主设备模式时，写完密钥后，密码模块按AHB规范[1]申请总线，在请求总线成功后，密码模块将源地址发送到总线上，将源地址中的数据读入SFIFO中，释放数据总线，处理器可以并行完成其余任务。同时，模块内部从SFIFO中读出数据，进行算法运算，同时将加密结果写入EFIFO中。通过这种工作方式，可以提高加脱密速度，并行完成任务。密码模块工作在从设备模式时，处理器以存储器模式访问专用算法核，适应于低速产品的需要。

3.3安全处理器的软件特征

安全处理器的软件是实现嵌入式系统功能的关键，对安全处理器系统软件和应用软件的要求也和通用计算机有所不同。

(1)软件要求固态化存储。为了提高执行速度和系统可靠性，嵌入式系统中的软件一般都固化在存储器芯片或作为BIOS。

(2)软件代码高质量、高可靠性。尽管半导体技术的发展使处理器速度不断提高、片上存储器容量不断增加，但在大多数应用中，存储空间仍然是宝贵的，还存在实时性的要求。为此要求程序编写和编译工具的质量要高，以减少程序二进制代码长度、提高执行速度。

(3)系统软件(OS)的高实时性是基本要求。

(4)在多任务嵌入式系统中，对重要性各不相同的任务进行统筹兼顾的合理调度是保证每个任务及时执行的关键，单纯通过提高处理器速度是无法完成和没有效率的，这种任务调度只能由优化编写的系统软件来完成，因此系统软件的高实时性是基本要求。

(5)多任务操作系统是知识集成的平台和走向工业标准化道路的基础。

4安全处理器的应用

安全处理器的应用很广阔，既可以用来设计终端加密设备，又可以设计线路式加密设备，完成批信息加/脱密处理、数字签名、认证和密钥管理等功能。安全处理器具有PCI、MAC、USB等接口，直接与接口器件相连。线路上的数据流通过接口芯片流入安全处理器芯片的相应接口模块，数据被接受。CPU对收到的一帧（包）数据进行处理，支持SDLC/HDLC、PPP、DDN、FR等协议，需要加（脱）密的数据通过处理器芯片的内部总线与密码模块进行交换，由密码模块完成加（脱）密操作，处理完的数据最后由CPU控制通过相应的接口发送出去。安全处理器将专用密码算法核和处理器集成在一个芯片上，最大限度的减少了部件之间的连接，提高了系统的安全性和可靠性，充分保证了高性能和高性价比，优越性会越来越明显，必将会得到更广泛的应用。

参考文献

〔1〕AMBASpecification（AdvancedMicrocontrollerBusArchitectureSpecification）

处理器范文篇3

这个清单开始于一些基本要素：如输入电压、输出电压以及负载电流。然后尽可能多地添加其它信息。清单中包含的需求、约束和期望特性越多，就更容易缩小可选方案的范围。这一清单可以提示出什么是重要的，并帮助理解及证明自己的最终决定。清单的其它项可能包括：成本、尺寸、电压降（压差VIN-VOUT的最低值）、最小/最大输入电压、最小/最大可接受负载电压、容错/精度、负载瞬态电流、线路调整率、静态电流、电池类型及寿命、开/关脚、封装/布局/定位的限制、顺序、软起动、环境温度、期望和禁止的开关频率、对部件来源/类型的限制等等。除此以外，是否还有其它因素会影响到最终决策呢？

经过对需求与约束的充分考察并使之文档化后，第二个步骤是研究选择线性稳压器的可行性。这一步很有必要，这样可以在研究线性稳压器优劣的同时，快速地缩小可选范围。最重要的一些计算都很简单，通过这些计算可以确定功率损耗、效率以及需要的散热方式：首先，用IOUT与压差VIN-VOUT的乘积计算出功率损耗，然后与IC内部电路的功耗相加：PLOSS=[(VIN-VOUT)×IOUT]+PIC，其中，PIC=VIN×IGND（IGND亦为ISUPPLY或IQ）。

确认采用了最大的VIN和最小的VOUT来计算最差情况的数值。电源通常指定了最大VIN，而最小VOUT的准确值可以通过数据表得到。接下来计算给负载提供的功率，方法是用输出电压乘以负载电流：POUT=VOUT×IOUT。最后，计算效率：用加到负载上的输出功率除以系统总功率：效率=POUT/(POUT+PLOSS)。于是就得到了一些关键数据，可以用来筛选线性稳压器。

图1，线性稳压器压差VIN-VOUT(VDIFF)范围内，功率损失与IOUT关系。

功率损耗有两个后果：发热和低效率。使用线性稳压器的关键在于是否可以发散和耐受产生的热量，以及避免由此所致电池寿命的缩减。另一个关键问题是，是否能通过提高LDO稳压器的性能来维持它的候选资格。图1显示了在某个VIN-VOUT差(VDIFF)范围内，功率损耗与IOUT的关系。图2显示了几种常见封装的功率耗散能力。如图2所示，业界标准封装技术可以在不加散热片情况下提供超过2W的功耗。可将此数值与上面计算的PLOSS相比较。图3按图2所示顺序和相对大小列出了各种封装形式。

图2，在无散热片情况下，工业标准封装技术可以提供高于2.0W的功率耗散。

图3，按图2顺序列出的封装以及相对尺寸。

已知负载电流和压差VIN-VOUT确定功率损耗，那么如何提高LDO稳压器的性能，使之适应标准封装的限制？尽管负载决定了输出电流和电压，但仍可以减小输入电压和VDIFF。如果能降低这个电压差，就可以减小功耗和封装的约束，也就可以有更多可供选择的LDO稳压器方案。

图4，FET正在代替双极晶极管用于传输晶体管，因为FET的低导通电阻可以提供比双极晶体管固定饱和电压更低的压降。

新型LDO稳压器满足了这一要求，它具有比以往产品更低的电压降(VDIFF)，以及降低最小输入电压和输出电压等级的方法。需要用场效应管(FET)代替双极晶体管来担当传输晶体管角色，因为FET的导通电阻电压降低于双极晶体管的固定饱和电压（图4）。但很遗憾，大多数的LDO稳压器仍然要求最低输入电压要高于控制电路的工作电压。市场上也出现了一些改进后的LDO稳压器：它们有一个VIN和一个VBIAS输入，即将主电流通路与IC的偏置通路分隔开。换句话说，该器件的控制电路运行在较高的标准电压下(5V)，有极小的电流(3mA)，而通向输出端的大电流通路则来自一个独立的低电压输入(VIN)。这种设置降低了压差VIN-VOUT以及功率损耗。美国国家半导体的LP3883就是使用VBIAS端的一个电路实例，它在3A输出电流时压降为210mV。可以从一个1.5V电源（另一个核心电压）为1.2V负载(3.6W)提供3A电流，而功率损失仅为900mW。再加上控制电路消耗的3mA电流（控制电路电压为5V），总的功率损耗只有915mW，因此可以采用很多封装形式。使用这些新型LDO稳压器，最佳策略就成了找到并利用电路板上的最低电压。标准封装的线性稳压器一般都比开关稳压器更便宜、更小，使用也更方便。

可以用以下公式确定应用的功耗对散热方式的要求：θJA=(TJ-TA)/PLOSS，其中θJA为封装的热阻；TJ为IC的最大结温（一般为125°C），TA为紧贴IC的环境温度（系统的内部环境）。在本例中，TA为30℃（大致的室内温度），TJ为125℃。计算出方案所需θJA后，将其与LDO数据表中的封装进行比较，选定一种封装形式。数据表中封装的θJA必须等于或小于计算出的θJA值，否则结温可能会超出设定的最大值。

现在，我们已经计算了某个线性稳压方案的功率损失，并且确定了用于散热的封装形式。下面要考虑一下功耗和效率对电池寿命的影响。电池寿命一般用毫安小时（mAh）来表示。可以粗略地认为一节100mAh的电池可以提供10个小时的10mA电流，或提供一个小时的100mA电流。（当然许多因素可以影响或降低这一数值。）

如果IC核心需要100mA电流，则无论输入电压或输出电压如何，线性稳压器都必须通过它的传输晶体管供给100mA电流。但是，开关稳压器可以通过控制传输晶体管的导通时间（占空比）来减少对输入端平均输入电流的需求。在大多数情况下，开关稳压器效率都高于LDO，因为它的输入电流是可以减小的，所以对那些需要高效率并对热量敏感的应用来说，开关稳压器方案更具吸引力。

关于线性稳压器有一个最后要注意的问题：如果核心电压是1.2V，应确定它是否能承受更高的电压。市面上大多数的线性稳压器都使用标准的带隙基准源，它的最低输出电压极限是大约1.25V。如果核心可以承受稍高的电压，可以选择的器件范围就宽多了，通常成本会更低。

现在，已经清楚了线性稳压方案的参数，如效率、功耗、压降以及封装。第三步查看一下开关稳压器。前面提到过的新型LDO稳压器电压降已经大幅减小，某些情况下已接近了开关稳压器的效率，拓宽了它们的应用范围。然而，开关稳压器总体上效率仍然更高，也有许多种类可供选择。

图5，计算出的效率曲线，1.2V输出电压，50mA至5A电流范围，分别对应于一个同步开关稳压器、一个异步开关稳压器和一个线性稳压器时。

先来比较一下开关稳压器的与线性稳压器的效率。图5显示了计算出的效率曲线，它们分别是一个同步开关稳压器、一个异步开关稳压器和一个线性稳压器，条件均为1.2V输出电压，输出电流范围为50mA至5A。当输入电压从3.3V降至2.5V和1.5V时，异步开关稳压器和线性稳压器的效率均有较大提高。对线性稳压器，效率大致为VOUT/VIN，所以当输入电压降为1.5V时，效率大约提高35%至80%，接近开关稳压器的效率。异步开关稳压器的效率增加约10%，因为当输入电压下降时，占空比增加，传输晶体管导通的时间多于二极管，这就需要更高的固定电压降（本例为0.5V）。应记住这些效率只是理论值。在实际应用中，由于开关稳压器有传输晶体管和电感的压降，从1.5V可能得不到1.2V电压，此时LDO稳压器就更具吸引力了。

现在，注意一下低输出电压条件下开关稳压器的效率，以及两种主要开关稳压器（同步和异步）之间的比较评定。开关稳压器效率较高是因为它们降低了对电源电流的需求。对线性稳压器，传输晶体管总是导通的，多余的能量(VDIFF×IOUT)都以热能形式散发出去。但是，开关稳压器可以把这个多余的能量储存在输出端的电感和电容中。负载可以从这里汲取能量，直至下一个开关周期刷新它们。由于开关稳压器是储存能量而不是浪费掉它们，因此降低了平均输入电流，提高了效率。

图6，异步稳压器使用一个三极管和一个二极管完成能量传送周期。同步稳压器则使用两个三极管。

异步稳压器使用一个三极管和一个二极管来完成能量传输过程（图6）。在周期的第一部分，三极管将能量从源头送给负载和LC滤波器。当三极管截止时，正向偏置的二极管使LC中储存的能量流向负载，完成周期的剩余部分。由于二极管导通需要较高的正偏电压，所以最好是尽量使传输晶体管导通时间加长，以提高效率。但不幸的是，低输出电压经常会产生短的占空周期。

同步稳压器用另一个三极管替代了异步稳压器中的二极管。这支三极管的电压降低于二极管，于是效率高于异步开关稳压器。但轻载时则是一个例外，因为此时低导通电阻对系统效率提升作用不大，但仍要开关同步FET管。图5显示了这一效应。当IOUT接近0A时，同步FET的开关损耗明显降低了效率。

一般而言，在需要低占空因数、大输出电流或低输出电压的情况下（如为处理器核心供电的情况），同步稳压器的效率仍然高于异步稳压器。

许多开关稳压器有在轻载时提高同步稳压效率的功能。有些可以跳过脉冲或降低开关频率，使开关动作不那么频繁。另一种方法是关掉同步FET驱动，使用一个异步二极管与同步FET并联组成通路。这种方法在轻载工作时取异步运行效率，而在正常工作状态用同步运行效率。当然，每增加一个特性都会增加复杂性、成本或电路体积。因此，必须将这些可选方案与需求和约束进行比较来作出决定。

哪个是设计中最重要的因素？效率、成本还是体积？糟糕的是，对开关稳压器来说，这三大因素的计算要比线性稳压器复杂得多。比较好的着手解决的方法是采用一般的效率曲线图（如图5所示）来确定哪种方案最适合对效率的要求。搞清楚成本和体积的限制是很关键的。高的开关频率使得电路可以采用更小的电感和电容，从而能够降低整体体积和方案成本。但开关频率的升高可能会降低设计的总体效率。

由于可选方案众多，因此应该从多个线性和开关稳压电源供应商那里获得帮助。有了需求清单，就可以对一系列可行方案进行快速鉴别，还可以对没有公开发表的新器件进行研究。一旦可选范围缩小后，就可以计算各方案的效率、成本和体积，并且再次利用供应商的支持与工具，比较各种可能方案的特性。还应记住，尽管新型开关稳压器可能包括亚带隙基准源，但大多数仍然继续沿用标准的带隙基准源，因此多数开关稳压器的最小输出电压仍被限制为1.25V。

处理器范文篇4

当今,大多数RFID阅读器都采用多个处理器来满足应用需求。通常其中一个是连接模数转换器(ADC)和数模转换器(DAC)的信号处理器。另一个是与本地或者远程服务器通信的网络处理器,用于信息存储和恢复。但Blackfin系列等处理器能够管理这些不同的功能——信号转换和网络连接。

本文首先介绍了RFID技术以及它能支持的当前和未来的应用。然后,针对RFID阅读器的功能,本文将研究运行在RFID阅读器和服务器连接所需要的基本软件组成。

RFID系统概述

RFID是一种采用射频(RF)传输识别代码、分类代码和(或)跟踪目标的通信系统。每个目标都有自己的RFID标签(也称为应答器)。总系统用一个标签阅读器接收每个标签的RF信号。阅读器的嵌入式软件管理查询、接收标签信息的解码和处理以及与存储系统通信、收藏标签数据库和其他相关信息。

RFID的应用

RFID技术允许同时监测多个物品,无须人们去“接触’每件物品(例如,用一个手持的条形码扫描仪),所以它能支持许多新型应用。能够利用这种自动识别技术的应用覆盖了许多不同的领域,如控制管理、后勤管理、安全监控和通行收费等。下面是现在采用RFID系统的一些常见应用。

●在超市食品货架和包装箱中,利用标签写入能力(可以包括附加的信息,如最迟销售日期)让食品可见,并对货架货物进行更好的管理。另外,还可以实现自动重新排列来保持货架上正确的存货顺序。

●在图书馆中自动管理资料的借出与归还。过去,这些物品都是采用标签条来识别,每次都必须用条形码扫描仪来读取。

●在衣服商标上鉴定其商品来源。利用标签上的识别码(ID),可以鉴定出该商品是正品还是仿冒品。

●在制药业中严防假药。

●在体育竞赛中,精确地跟踪马拉松赛跑运动员的进程。

RFID阅读器

RFID阅读器提供各标签和终端跟踪与管理系统之间的连接。它虽然可以采用各种不同尺寸的封装,但通常都很小以便安装在三角架或墙上。另外,根据不同的应用和工作条件,可以使用多个阅读器以便完全覆盖规定的区域。例如,在仓库中,可能有一个覆盖的网络才能保证当货物从点A移动到点B时,所有通过的货物能够有100%的查询和记录。

总之,阅读器的功能有三个主要的组成部分。第一部分是发送和接收功能,用来与标签和分离的单个物品保持联系,第二部分是对接收信息进行初始化处理:第三部分是链接服务器,用来将信息传送到管理机构。

RFID系统中的阅读器必须能够处理在有效区域内同时存在多个标签的情况,这在限定的空间区域内存在多个标签的应用中非常重要。

在存在多个阅读器和标签的情况下,主要问题是会发生冲突,因为多个阅读器发出查询,也会有多个标签同时应答。有许多方法可以避免这个问题。最常用的方法就是采用某种时分复用算法。阅读器可以设置在不同的时间查询,而标签可以设置为经过一个随机的时间间隔后应答。如果嵌入式软件中具有实现此功能的能力,那么可以增加灵活性。

RFID应答器

一个RFID标签包括一片集成电路芯片(用于保存该标签所在物品的个体信息)、一根天线(通常是印制电路天线,用于接收来自阅读器的RF信息并发送信息)和含有标签的某种外壳。

使用RFID标签的可以是许多不同的物体,从各类物品到动物,也包括人。标签到阅读器的距离是一个很重要的系统变量,它直接受该标签技术的影响。常用的各种标签技术有以下几种。

1无源标签

最简单的标签类型是无源标签。它专门利用阅读器发送的RF能量来供电,所以它没有集成电池的尺寸和成本问题。无源标签非常便宜,机械鲁棒性好,而且外形尺寸非常小(约为指甲大小)。但是,因为无源标签的接收功率与它到RFID阅读器的物理距离成比例,所以这类标签的缺点是其阅读范围有限。

说到范围,选用的RF频率与链接的实际范围有很大关系。低频(LF)标签通常采用125—135kHz频段,因为它们的范围受到限制,所以其主要用途就是访问控制和动物标签。高频(HF)标签主要工作在13.56MHz频段,允许的工作范围大约为一英尺或两英尺。HF标签的主要用途是简单的一对一的对象读取,如访问控制、收费以及跟踪图书馆的书籍等物品。

超高频(UHF)标签主要工作在850—950MHz频段,允许10英尺甚至更远的工作范围。此外,阅读器可以同时查询许多UHF标签,与一对一的HF标签读取过程不同。这个特点也有助于满足在限定区域内多个阅读器的需求。因为这项功能,UHF标签在工业应用中很普遍,用于库存跟踪和控制。但是UHF标签的一个主要缺点是不能有效地穿透液体。这使得它们不能用于充满液体的对象,例如饮料和人体。在跟踪这些对象时,通常采用HF标签来代替。

2半有源标签

像无源标签一样,半有源标签将RF能量返回到标签阅读器来发送标识信息。但是,它还包含一块电池为标签中的IC部分供电,这样就可以支持一些有趣的应用,如在每个标签中放置传感器。采用这种方法,每个应答器不仅可以发送静态的标识数据,还可以发送一些实时的属性,如温度、湿度以及时间和日期。通过采用仅仅为IC和传感器供电的电池,半有源标签能够实现在成本、尺寸和范围之间的折中。

3有源标签

有源标签采用集成电池为标签IC(以及所有的传感器)和RF发射器供电,所以它比半有源标签更进了一步。有源标签的工作范围扩展了很大(达到100多米),这就意味着货物通过阅读器的速度可以比无源和半有源标签系统中的速度高得多。另外,有源标签可以携带更多的产品信息,不仅仅是一个简单的产品ID码。

RFID阅读器的软件体系结构

以上介绍的是RFID阅读器的基本功能,下面将探讨如何用一个处理器来实现这些功能。RFID阅读器软件体系结构的三个单元是后端服务器接口、中间件和前端标签阅读器算法。虽然软件体系结构的各单元各不相同,它们都可以同时运行在一个Blackfin处理器上。

后端服务器及连接

通常,RFID阅读器包括一个网络单元,用于将一个RFID读取事件连接到中心服务器。这种后端网络接口可能是有线以太网(1EEES02.3)、无线以太网(1EEE802.11a/b/g)或者例如ZigBee(IEEE802.15.5)以太网。中心服务器运行一个数据库系统,其功能包括匹配、跟踪和存储。在许多应用中,还会有一个“报警”功能。对于供应链和库存管理系统,这可能是重新排列提醒:对于安全应用则是一次向警卫的报警。

当与后端服务器通信时,利用运行uClinux操作系统的高性能嵌入式处理器来构建阅读器具有极大的优势。TCP/IP协议栈的鲁棒性和SQL数据库引擎的可用性等关键因素降低了开发过程中可能很巨大的开发和集成负担。

中间件

在RFID各单元中,中间件是介于前端RFID阅读器和后端企业系统之间的软件翻译层。中间件过滤阅读器的数据,从而保证没有多次读取或无效的数据。在早期的RFID系统中,中间件运行在服务器上。但是在阅读器完成RFID数据过滤越来越普遍,在发送数据之前通过企业网络。这种增强的功能是嵌入式处理器带给这种应用的另外一个好处。

前端阅读器

信号处理放在阅读器系统的前端。这种信号处理通常都包含大量的滤波和变换运算,这就是为什么必需采用具有很强的信号处理性能的处理器的原因。

用于RFID阅读器的处理器

Blackfin处理器提供有线和无线网络的连接。ADSP-BF536/7等处理器的芯片内有一个10/100BaseT的以太网MAC子层。在无线方面,可以通过SPI和SPORT设备接口直接连接到802.15.4Zigbee和IEEE802.11芯片组,无须消耗全部的处理器带宽就可以达到传输线速率。

处理器的并行接口(PPl)可以直接连接上述的ADC/DAC。有些处理器包括两个PPI,可以进一步扩展系统的功能。

另外,处理器的上述功能使得它对于一维和二维的条形码应用特别有吸引力,因其能在同一器件上完成系统控制、网络连接和图像处理。

从处理器软件的角度看,RFID阅读器产品包括连接到混合信号前端所必需的驱动程序。另外,有一个DMA驱动器在传送数据通过系统时也是非常有用的。此外还有基于uClinux操作系统的网络协议栈以及SQL数据库引擎。从系统的角度看,附加的功能,例如802.11WiFi卡、USBthumbdrive和CompactFlash卡接口等,可以迅速与Blackfin器件集成到一起。

处理器范文篇5

关键词：神经元芯片多处理器Neuron固件

一、Neuron芯片的基本组成

Neuron芯片作为一种多处理器结构的神经元芯片，有着完整的系统资源，如图1所示，其内部集成有三个管线CPU，最高工作频率可达10MHz。它设置有11编程输入、输出引脚（IO1～IO10），编程方法多达34种，方便了实现应用。片内设有EEPROM和RAM，支持有外部扩展多种存储器的接口，最大存储空间允许有64KB。内部含有两个16位定时器/计数器，能够由固件产生15个软件定时器。Neuron芯片的长处还在于它的网络通信功能，引出的五个通信引脚（CP0～CP4）提供了单端、差分和特殊应用模式等三种网络通信方式。

1.处理器单元

Neuron芯片集成有三个处理器，其中一个用于执行用户编写的应用程序，另外两个完成网络任务。图2示意了Neuron芯片内三个处理器的功能分配及与内部共享存储器区域之间的关系。

（1）MAC处理器是媒体访问控制层处理器。它处理OSI七层网络协议中的1，2层，主要包括驱动通信子系统硬件以及执行冲突回避算法等。MAC处理器使用位于共享存储器中的网络缓冲区与网络处理器进行通信。

（2）网络处理器实现网络协议中的3～6层。它实现网络变量处理、寻址、事务处理、文电鉴别、软件定时器、网络管理和路由等功能。网络处理器通过共享存储器中的网络缓冲区与MAC处理器通信，并采用应用缓冲区与应用处理器进行通信。应用缓冲区也是设置在共享存储器中的。对缓冲区的访问都用硬件信号灯来协调，以便在更新共享数据时消除竞争。

（3）应用处理器一方面执行用户编写的应用程序代码，另一方面执行由用户代码所调用的操作系统服务。大多数应用程序均可采用NeuronC语言来编制，使编程工作真正从繁琐的汇编语言中解脱出来。

2.存储器分配

MC143150的外扩存储器接口总线中，有8位双向数据总线、16位处理器驱动的地址总线以及用于外部存储器存取访问的两个接口信号线R/W和E。总的地址空间为64KB，其中有6KB的地址空间保留在芯片内，剩余的58KB的地址空间供外扩存储器使用。在外扩存储器中，通常用16KB存放固件，其余的42KB用于存放用户程序和数据信息。

3.应用I/O口

具有11个引脚的I/O接口提供有34种编程方式，另外，2个16位定时器/计数器可用于频率和定时I/O。由固件产生的15种软件定时器并不占用应用处理器的运算时间，而由完成网络功能的处理器实现。因此，用户可直接使用软件定时器，不必考虑其具体操作。

Neuron芯片提供的11个I/O引脚（IO0～IO10）可通过编程设定为34种不同的I/O对象，支持电平、脉冲、频率、编码等各种信号模式，有直接I/O对象、定时器/计数器I/O对象、串行I/O对象、并行I/O对象等供用户选择。它们与集成的硬件和固件一起可用于连接马达、阀门、显示驱动器、A/D转换器、压力传感器、热敏电阻、开关量、继电器、可控硅、转速计、其他处理器和调制解调器等，方便了实际应用。表1列举了所有I/O对象的基本类型。

表1I/O对象类型参照表

I/O对象类型注释

Bitinput/output位输入/输出

Bitshiftinput/output位称输入/输出

Byteinput/output字节输入/输出

Dualslopeinput双积分输入

Edgedivideoutput脉冲沿分离输出

Edgeloginput边沿跳变时间间隔序列输入

Frequencyoutput频率输出

I2Cinput/outputI2C输入/输出

Infraredinput远红外输入

Leveldetectinput电平监测输入

Magcardinput磁卡编码输入

Magtracklinput经录入1输入

Muxbusinput/output多总线输入/输出

Neurowireinput/output神经元接口输入/输出

Nibbleinput/output半字节输入/输出

Oneshotoutput单稳输出

Ontimeinput逻辑电持续时间输入

Parallelinput/output并行输入/输出

Preiodinput周期输入

Pulsecountinput脉冲计数输入

Pulsecountoutput脉冲计数输出

Pulsewidthoutput脉宽输出

Quadratureinput位置码盘输入

Serialinput/output串行输入/输出

Totalcountinput累加计数输入

Touchinput/output触点输入/输出

Triacoutput触发输出

Triggeredcountoutput计数触发输出

Wiegandinput维甘德输入

4.通信口

由CP0～CP4组成的通信接口，允许工作在单端或差分模式，既可直接驱动，也可外接变压器驱动或外接485总线驱动。传输速率的选择范围为0.6kb/s～1.2Mb/s。

5.附加功能

Neuron芯片具有睡眠/唤醒电路、看门狗定时器和服务引脚等附加功能。

（1）Neuron芯片可以在软件控制下进入低耗的睡眠状态，此时，振荡器系统时钟、通道端口所用的定时器/计数器均关闭。但是，所有的状态信息（包括内部RAM中的内容）都保留，这样可以降低系统功耗。

（2）Neuron芯片中的处理器由三个看门狗定时器保护，主要针对软件错误或存储器错误。若系统软件或应用软件不能周期性地复位些定时器，则整个神经元芯片将被自动复位。在10MHz时钟下，看门狗定时器大约持续0.84s。

（3）Service引脚在芯片固件的控制下，为配置和安装含有芯片的节点时使用。该引脚的可编程上拉电阻由应用软件选择。

二、Neuron固件

Neuron芯片的固件主要包括基于OSI参考模型的LonTalk协议、I/O驱动程序、事件驱动的多任务调试程度以及函数库等部分。其中的LonTalk协议具有通用性，支持多种媒体和多种网络拓扑结构，并提供多种服务。LonTalk协议可使控制信息在各种介质中可靠地传输。表2列出了LonTalk与OSI7层协议之间的比较，以及与Neuron芯片中三个处理器之间的关系。

表2LonTalk与OSI7层协议的比较

层号OSI层次标准服务LON提供的服务处理器

7应用层网络应用定义标准网络变量类型应用处理器

6表示层数据表示网络变量、外部帧传送网络处理器

5会话层远程操作请求/响应、认证、网络管理网络处理器

4传送层端对端的可靠传输应答、非应答、点对点、广播、认证等网络处理器

3网络层目的地址寻址地址、路由网络处理顺

2链路层介质访问和数据组帧帧结构、数据解码、CRC差错检测预测、CSMA磁撞回避、选择优先级、碰撞检测MAC处理器

1物理层电气连接介质、电气接口MAC处理器

三、NeuronC语言

NeuronC是基于ANSIC并针对LonWorks分布控制的应用，经优化、加强而成的一种程序设计语言。它增强了对I/O支持、时间处理、报文传递等功能，其扩充部分包括软件定时器、网络变量、显式报文、一个多任务调试、EEPROM变量和杂函数等。NeuronC语言提供的主要特征和支持包括以下内容。

（1）一个内部多任务调度程序：允许程序员以一种自然的方式逻辑地表达由事件引发的并行任务，并可以控制任务执行的优先级。

（2）一个Run-Time函数库：调用时执行事件检查、I/O管理、网络信息的接收和传送、Ueuron的多种控制等。

（3）实现对I/O操作显式的控制：通过对I/O对象的说明来定义标准化Neuron芯片特有的多功能I/O。

（4）新一级对象“网络变量”的说明语句：网络变量作为NeuronC语言的对象，无论何时被赋值，其值都可自动地传遍网络。网络变量的引入和使用了节点间的数据共享。

（5）新语句“when”：定义由事件驱动的任务。

（6）支持显式报文传递：实现对基本LonTalk协议服务的直接访问。

（7）一种对毫秒和秒计时器对象说明的语句：它们在停止计数时将会激活用户定义的任务。

利用NeuronC语言提供的支持，可大大控制网络软件的开发和应用，使开发人员几乎感觉不到在网络环境下编程。

四、应用系统的基本组成

图3所示是基于Neuron芯片的应用系统，一般由下述器件构成。

1.Neuron芯片

它主要用于实现LonTalk协议服务，执行节点中的应用程序。

2.收发器

收发器其实是连接Neuron芯片和通信介质之间的接口，可支持比绞线、电力线、无线射频、光纤及红外等多种介质的通信。由于Neuron固件中含有通信协议，因此，该器件的使用对构建网络环境的应用系统十分方便。

3.应用电路

处理器范文篇6

关键词：以太网上联卡；网络处理器；ATM；以太网；微码；IXP1200

随着网络通讯技术的高速发展，宽带接入技术成了当前电信接入技术的热点。由于早期的宽带技术以ATM为核心，各大厂家提供的核心芯片和线路接口芯片都是基于ATM技术的。而数据网络主要以TCP／IP为核心，因此，为了解决ATM和TCP／IP的融合问题，就需要在DSLAM设备上提供ATM到以太网的转换。但转换过程中需要进行大量的数据处理，因此容易产生系统瓶颈，而上联卡的设计就是为了解决在DSLAM设备中的ATM信元和以太网帧之间的高速转发问题。本文提出了一种基于网络处理器IXP1200的上联卡设计方案，并对该方案的实现过程进行了详细分析。

1网络处理器IXP1200主要特性

网络处理器是一种硬件可编程器件，通常是一种芯片，它是专门为处理网络数据包而设计的。通过对硬件架构和指令集的优化，该网络处理器不但可提供线速处理数据包的高质量硬件功能，同时还具备极大的系统灵活性。

IXP1200是英特尔公司生产的一款高档网络处理器，也是IXA（InternetExchangeArchitecture）架构的核心产品。IXP1200的内部结构如图1所示，它内含1个主频最高可达232MHz的处理核心StrongARM、6个RISC结构的可编程微引擎（每个微引擎包含4个硬件线程）、64位和最高104MHz的IXBus、32位的SRAM接口单元（工作频率为核心频率的一半）、64位的SDRAM接口单元（工作频率为核心频率的一半）、32位和最高66MHz的PCI总线接口单元等。IXP1200通过FBI接口单元和IXBus相连接。另外还有一套集成开发环境，可用于对微引擎进行应用开发，它支持汇编和C编程语言。

（1）StrongARMCore

通过StrongARMCore可实现CPU的主要功能，同时可启动系统、管理和控制对网络处理器的其它单元、处理微引擎无法处理的数据包和一些异常状况。

（2）微引擎

微引擎是可编程的32－bitRISC处理器，它的指令集是专门针对网络和通信应用而设计的。通过对各个线程进行编程，可单独执行数据包的转发和处理，而无需StrongARMCore干预，因而可减轻StrongARMCore的负担，特别适合高速数据的处理和转发。

（3）SDRAM单元

SDRAM单元可提供IXP1200与SDRAM的接口，最大可支持256M字节的SDRAM。虽然SDRAM的访问速度较慢，但存储空间大，因而可用来存储大容量的数据结构（如数据包和路由表等），并可在系统运行时存储操作系统的代码。

（4）SRAM单元

SRAM单元可为三种类型设备提供通用总线接口。这些设备包括最大可达8M字节的SSRAM、复位后StrongARMCore执行代码所在的FLASH或E-PROM等、BOOTROM设备和其它慢速端口设备（如CAM）、加密设备和MAC或PHY设备的控制状态接口。SRAM访问速度较快，但存储空间小，主要用来存储查找表和缓存描述符等需要快速访问的数据结构。

（5）PCI单元

PCI单元用于提供与PCI设备相连的接口，可用于下载操作系统和配置程序。

（6）FBI单元

图1中的哈希单元、IX总线接口和Scrachpad内存统称为FBI单元。IXP1200通过FBI单元和IXBus相连，来实现外设与IXP1200之间数据包的收发，以便使微引擎可以访问这些数据包，并利用线程对其进行转发。实际上，StrongARMCore也可以访问这些数据包，并对其进行异常处理或上层协议处理。

2以太网上联卡的设计方案

以太网上联卡的基本功能是实现ATM信元和以太网帧之间的转发，即从LVDS接口收到来自核心卡的ATM信元流后，根据封装协议（如RFC1483桥接协议）转换成以太网帧，然后建立相应的MAC地址与ATMPVC的对应关系，并通过以太网上联口送往IP网络；也可以从以太网上联口接收来自IP网络的以太网帧，然后根据建立的MAC地址与ATMPVC的对应关系，将其转换成ATM信元流，再通过LVDS接口送往核心卡。

在上联卡中，ATM信元和以太网帧之间的转发是由网络处理器中的微引擎完成的。要使以太网上联卡不成为网络的瓶颈，微引擎必须能以线速来处理数据包（以太网帧或ATM信元），即在下一个数据包到来以前，完成对当前数据包的处理。因此，每个数据包的最大允许处理时间应小于数据包之间的间隔时间。

在进行设计时，应根据以太网上联卡具体功能的实现，并结合网络处理器IXP1200所拥有的硬件资源来进行合理的分配使用。这样可以最大限度地发挥系统性能，本设计中，以太网上联卡需要实现以太网接收处理、CRC计算产生、ATM发送处理、ATM接收处理、CRC校验、以太网发送等六个主要任务，而由于IXP1200刚好拥有六个微引擎，因此，将这六个单独的任务分配在每个微引擎上，并在处理上将其搭建成多流水线结构的程序架构，可以取得很好的处理效果。图2给出了网络处理器IXP1200的六个微引擎的任务分配方案，该分配方案的整个处理流程可以分为两个方向，一是上行方向，即ATM到以太网的数据映射，二是下行方向，即以太网到ATM的数据转换。

在上行方向，ATM接收引擎把收到的ATM信元组装成AAL5PDUs，并根据封装协议转换成以太网帧，同时建立相应的MAC地址与ATMPVC的对应关系，然后送到CRC－32校验队列。接下来由CRC－32校验引擎对队列中的PDUs执行CRC校验并把PDUs送到以太网的发送队列。而以太网发送引擎的任务则主要是把发送队列中的以太网帧从以太网上联口发送出去。

在下行方向，以太网接收引擎接收来自以太网上联口的以太网帧，并将其封装成AAL5PDUs后送到CRC－32产生队列，同时根据建立的MAC地址与ATMPVC的对应关系进行查找以得到ATM信元头部。接着由CRC－32产生引擎为队列中的PDUs生成CRC校验值，并把PDUs送到UBR队列。最后由ATM发送引擎把PDUs分割（segment）成ATM信元后，从ATM端口发送出去。

3以太网上联卡的硬件设计

图3所示是以太网上联卡的硬件电路，该硬件电路主要包括四个部分：以太网处理单元、IXP1200网络处理单元、FPGA控制逻辑单元、ATM及LVDS背板总线处理单元。

3．1以太网处理单元

以太网处理单元是上联卡的上联处理部分，用于连接路由器或者三层交换机等数据网络设备。该单元主要包括RJ45接口、变压器隔离电路、LXT9763以太网物理层芯片和IXF440MAC层芯片。其中RJ45接口以及变压器隔离电路是以太网处理接口的标准单元电路，LXT9763主要完成802．3协议中描述的物理层功能，它主要通过MⅡ总线和IXF440芯片相连接。IXF440芯片主要完成802．3协议中描述的MAC层功能，同时提供与网络处理器的IX总线接口，实际上，该芯片是网络处理器中IX总线的SLAVE设备。

3．2IXP1200网络处理单元

IXP1200网络处理单元是整个以太网上联卡的核心，它主要通过IX总线与外部芯片进行相连，是IX总线的MASTER设备，所有的处理软件均运行在网络处理器中。

IXP1200网络处理单元由网络处理器IXP1200及外部芯片（如SDRAMSRAMFlash等）构成。SDRAM和SRAM单元是可共享的智能单元。其中SDRAM单元可以被IXP1200的StrongARM内核以及微引擎和PCI总线上的设备直接访问，这样可以支持SDRAM与微引擎或IX总线以及PCI总线之间的快速移动数据，而SRAM单元则具有比SDRAM单元更快的访问时间，通常可以用来存储需要快速查找的表格，以提高性能。

3．3FPGA控制逻辑单元

由于在英特尔公司所提供的网络处理器解决方案中，外部的数据接口是IX总线，该总线是英特尔提供的专有数据总线，而以太网上联卡中所采用的ATM芯片的外部接口为标准的UTOPIA总线。所以，为了实现芯片间的互联，应采用FPGA来完成IX总线和UTOPIA总线间的变换，即在IX总线端实现IX总线的SLAVE接口，在ATM端实现UTOPIA总线的SLAVE接口。通过该FPGA逻辑控制单元可为ATM到以太帧的转换提供物理层的控制功能。FPGA逻辑控制单元的实现对于完成以太网上联卡的设计非常关键。

3．4ATM与LVDS背板总线单元

该处理单元主要完成以太网上联卡中的网络处理器单元与背板ATM的无缝连接。由于DSLAM设备的设计核心是基于ATM技术，为了将网络处理器单元应用在基于ATM的DSLAM设备中，必须采用该处理单元来实现系统互连。

DSLAM设备系统中的其它板卡主要用于完成ATM交换以及ADSL设备的线路接口。而背板是基于LVDS总线的高速差分总线，它具有抗干扰能力。这对于高密度的DSLAM设备来说是非常重要的。实际上，上联卡就是通过ATM的物理层芯片与高速LVDS总线进行互联，从而使该板卡无缝插接在系统之中。

4以太网上联卡的软件设计

以太网上联卡的软件主要运行在网络处理器IXP1200中。为了方便基于网络处理器IXP1200的开发，英特尔公司特别推出了高度集成且具有强大开发能力的开发工具SDK2．0。这个开发工具包中包含有IXP1200DeveloperWorkBench，是一个集成的开发工具，专门用来写符号微码，并且具有汇编器以及优化设备，还提供了一个不需要硬件的IXP1200模拟器，可支持软件模式下的仿真和调试，因而具备友好的用户接口和调试环境。

网络处理器IXP1200的软件开发主要基于两个层面，一个是高层软件，通常指运行在网络处理器IXP1200StrongArm内核上的管理软件、路由协议软件以及所有的系统所需任务，这部分软件通常需要一个嵌入式操作系统，目前的开发主要基于Linux操作系统。另一个层面是底层软件，这部分软件主要运行于六个微引擎之上，可用于完成包的快速处理，包括包的快速转发和基本的二层协议处理等，这部分软件采用微码形式来完成，但应特别注意软件部分的代码优化，即用尽可能少的指令来完成处理。在网络处理器IXP1200中，每个微引擎提供有2k字大小的代码存储空间。此外，每个微引擎中也包含四个线程，这四个线程可构成硬件多线程。由于微引擎内部包含有大量的GPR以及SRAM、SDRAM传输寄存器，因此，在采用微线程进行相对寻址模式时，每个线程都具有自己特定的寄存器组，从而极大地加快了线程切换的速度。在IXP1200中进行微码设计有一个重要原则：即当一个线程在等待资源时，应将该线程切换出去，以让其它线程占用微引擎的处理，这样可进行快速切换，以保证各个线程都能够充分利用微引擎的处理机，而不会因为一个在等待资源线程，造成处理器的浪费。微码的组织也是按照这一原则来进行的。图4所示是高层软件的程序主流程图。高层软件的目的是完成整个硬件和软件的初始化，同时将微码程序加载到网络处理器的六个微引擎中，并启动运行。

底层软件的微码流程分为两个部分，其任务分配和以上讨论的六个微引擎的任务分配一致。它也分为两个方向，即ATM到以太网方向和以太网到ATM方向。图5所示是其微码的软件流程图。

处理器范文篇7

摘要：针对32位ARM处理器开发过程中调试技术的研究，分析了目前比较流行的基于JTAG的实时调试技术，介绍了正在发展的嵌入式调试标准，并展望期趋势。

关键词：嵌入式调试处理器JTAGNexusARM

随着对高处理能力、实时多任务、网络通信、超低功耗需求的增长，传统8位机已远远满足不了新产品的要求，高端嵌入式处理器已经进入了国内开发人员的视野，并在国内得到了普遍的重视和应用。ARM内核系列处理器是由英国ARM公司开发授权给其他芯片生产商进行生产的系统级芯片。目前在嵌入式32位处理器市场中已经达到70%的份额。笔者在对三星公司的ARM7芯片技术调试的过程中，对这些高端嵌入式系统的调试技术进行了总结。

传统的调试工具及方法存在过分依赖芯片引脚、不能在处理器高速运行下正常工作、占用系统资源且不能实时跟踪和硬件断点、价格过于昂贵等弊端。目前嵌入式高端处理器的使用渐趋普及。这些处理器常常运行在100MHz，并且一些内部控制以及内部存储器的总线信号并不体现在外部引脚上。这种片上系统（SystemonChip）、深度嵌入、软件复杂的发展趋势给传统的调试工具带来了极大的挑战，也给嵌入式处理器开发工程师的工作带来了不便，这就需要更先进的调试技术和工具进行配套。本文将详细介绍在ARM处理器中采用的几种片上调试技术（on-chipdebugger）。这些片上调试技术通过在芯片的硬件逻辑中加入调试模块，从而能够降低成本，实现传统的在线仿真器和逻辑分析仪器的功能，并在一定的条件下实现实时跟踪和分析，进行软件代码的优化。

1边界扫描技术（JTAG）

边界扫描技术是为了满足当今深度嵌入式系统调试的需要而被IEEE1149.1标准所采纳，全称是标准测试访问接口与边界扫描结构（StandardTestAccessPortandBoundaryScanArchitecture）。JTAG遵循1149.1标准，是面向用户的测试接口，是ARM处理器调试的基础。本文提到的ARM的E-TRACE调试模式实际上是JTAG的增强版本，其它一些32位嵌入式处理器的调试方式也基本上遵循这个标准。这个用户接口一般由4个引脚组成：测试数据输入（TDI）、测试数据输出（TDO）、测试时钟（TCK）、测试模式选择引脚（TMS），有的还加了一个异步测试复位引脚（TRST）。其体系结构如图1。

所谓边界扫描就是将芯片内部内科所有的引脚通过边界扫描单元（BSC）串接起来，从JTAG的TDI引入，TDO引出。芯片内的边界扫描链由许多的BSC组成，通过这些扫描单元，可以实现许多在线仿真器的功能。根据1149.1的规定，芯片内的片上调试逻辑通常包括一个测试访问接口控制器（TAP）。它是一个16状态的有限状态机以及测试指令寄存器、数据寄存器、旁路寄存器和芯片标识寄存器等。在正常模式下，这些测试单元（BSC）是不可见的。一旦进入调试状态，调试指令和数据从TDI进入，沿着测试链通过测试单元送到芯片的各个引脚和测试寄存器中，通过不同的测试指令来完成不同的测试功能。包括用于测试外部电气连接和芯片功能的外部模式以及用于芯片内部功能测试（对芯片生产商）的内部模式，还可以访问和修改CPU寄存器和存储器，设置软件断点，单步执行，下载程序等。其优点如下：

·可以通过边界扫描操作测试整个板的电气连接，特点为表面贴元件提供方便；

·各个引脚信号的采样，并可强制引脚输出用以测试芯片；

·可以软件下载、执行、调试和控制，为复杂的实时跟踪调试提供路径；

·可以进行多内核和多处理器的板级和芯片级的调试，通过串接（如图2），为芯片制造商提供芯片生产、测试的途径。

虽然JTAG调试不占用系统资源，能够调试没有外部总线的芯片，代价也非常小；但是由于JTAG是通过串口依次传递数据，速度比较慢，只能进行软件断点级别的调试，自身还不能完成实时跟踪和多种事件触发等复杂调试功能。因此便有了几种功能更为完善的增强版本。

2ARM芯片的实时调试方案（E-TRACE）

ARM公司的内核芯片采用E-TRACE片上调试模式。它实际上是JTAG的升级版本，通过增强的辅助片上调试硬件来完成实时调试，解决了许多传统调试器难以解决的问题。

图2对多内核和多处理器的调试

它的实时调试方案通过三种途径解决：

·EmbeddedICE硬逻辑；

·实时监控；

·实时跟踪。

EmbeddedICE逻辑单元存在于ARM7TDMI、ARM9TDMI、ARM9E和ARM10内核中。它枯JTAG口的基础上，增加了硬件断点寄存器、比较器，通过断点寄存器的值可以进行硬件断点的设置，不仅对地址还可以对数据、控制总线的信号进行复杂的触发控制设定，而不是单单在指令级别进行中断（如软中断），从而满足对特定事件的中断响应，极大的增加了灵活性，同时可以在ROM中设置断点和观察点，极大地方便调试。其示意如图3。

实时监控则是进一步在ARM9E和ARM10中的改进。它改变EmbeddedICE在触发中断后时入调试模式状态而停止内核运行的弊端，进入一段非常小的中断监控程序中，得到所需要的信息后迅速把控制权转让给先前的任务（这是与远程监控器最大的区别）。在监控程序内处理器完全可以再接收外界的中断和其他触事件，而不是停止运行。这种方式综合了JTAG和远程调试的优点，它可以增加以下两个好处：

·在不禁止中断的前提下调试前景任务（即中断时正在运行的任务）；

·不用停止处理器的运行就可以读写和修改存储器（对于机电设备非常重要）。

更为强大的是ARM的实时跟踪解决方案，它由三部分组成：

·嵌入跟踪微核；

·跟踪分析仪；

·跟踪调试软件。

通过这三种工具可实现完全的实时跟踪。跟踪微核存在于芯片，它可以不停止CPU的运行而实时监视芯片总线的信息，并把设定触发范围内的所有信息在CPU运行的同时通过压缩的方式送到外部的跟踪分析仪器里。分析跟踪仪器从芯片外部通过跟踪口（另外一个不同于JTAG的接口）收取信息。因为是压缩的数据，所以分析仪不需要采用与跟踪微核实时跟踪相同的速度。这大大降低了分析的成本，并增加了存储的容量。而PC端的跟踪软件则来自分析仪的数据重新组织起来，从而重现处理器的历史状态和数据、程序流程。同时还可以把执行代码与源代码链接起来，使调试者快速理解跟踪数据。ARM的这种方式通过芯片内部的实时跟踪硬件加上低成本的分析仪器，解决了传统在线仿真器（ICE）和逻辑分析仪的诸多弊端。其示意如图4。

3Nexus标准

自从JTAGIEEE1149.1标准出来后，越来越多的高端嵌入芯片生产商开始采用这个标准。但是1149.1标准只能提供一种静态的调试方法，如处理器的启动和停止、软件断点、单步执行、修改寄存器，而不能提供处理器实时运行时的信息。于是各个厂家在自己的芯片上，把原有的JTAG的基本功能进行了加强和扩展，如前面提到的E-TRACE、背景调试模式BDM（BackgroundDebuggingMode）和片上仿真OnCE(On-ChipEmulation)等，在处理器不停止运行的前提下，进行实时的调试。

由于这些增强的JTAG版本之间各有差异，而且即使同一厂家的不同产品之间也在存着不同。所以一些芯片厂商和调试工具开发公司于1998年成立了Nexus5001论坛，以期提出一个在JTAG之上的嵌入式处理器调度的统一标准。

Nexus将调试开发分成四级，从第一级开始，每级的复杂度都在增加，并且上级功能覆盖下一级。第一级使用JTAG的简单静态调试；第二级支持编程跟踪和实时多任务的跟踪，并欢用户用I/O引脚作为多路复用辅助调试口；第三级包括处理器运行时的数据写入跟踪和存储器的读写跟踪；第四级增加了存储替换并触发复杂的硬件断点。从第二级开始，Nexus规定了可变的辅助口。辅助口使用3～16个数据引脚，用来帮助其他仿真器和分析仪之类的辅助调试工具。其示意如图5。

通过Nexus标准可以解以下问题：

·调试内部总线没有引出的处理器，如含有片内内存器的芯片；

·传统在线仿真器无法实现的高速调试；

·深度流水线和有片上Cache的芯片，能够探测具体哪条指令被取和最终执行；

·可以稳定地进行多内核处理器的调试。

4调试技术的展望

处理器范文篇8

另外一类是需要用复杂算法对大量数据进行处理的应用，例如声纳探测和地震探测等，也需要用DSP器件。该类设备的批量一般较小、算法要求苛刻、产品很大而且很复杂。所以设计工程师在选择处理器时会尽量选择性能最佳、易于开发并支持多处理器的DSP器件。有时，设计工程师更喜欢选用现成的开发板来开发系统而不是从零开始硬件和软件设计，同时可以采用现成的功能库文件开发应用软件。

在实际设计时应根据具体的应用选择合适的DSP。不同的DSP有不同的特点，适用于不同的应用，在选择时可以遵循以下要点。

算法格式

DSP的算法有多种。绝大多数的DSP处理器使用定点算法，数字表示为整数或-1.0到+1.0之间的小数形式。有些处理器采用浮点算法，数据表示成尾数加指数的形式：尾数×2指数。

浮点算法是一种较复杂的常规算法，利用浮点数据可以实现大的数据动态范围(这个动态范围可以用最大和最小数的比值来表示)。浮点DSP在应用中，设计工程师不用关心动态范围和精度一类的问题。浮点DSP比定点DSP更容易编程，但是成本和功耗高。

由于成本和功耗的原因，一般批量产品选用定点DSP。编程和算法设计人员通过分析或仿真来确定所需要的动态范围和精度。如果要求易于开发，而且动态范围很宽、精度很高，可以考虑采用浮点DSP。

也可以在采用定点DSP的条件下由软件实现浮点计算，但是这样的软件程序会占用大量处理器时间，因而很少使用。有效的办法是“块浮点”，利用该方法将具有相同指数，而尾数不同的一组数据作为数据块进行处理。“块浮点”处理通常用软件来实现。

数据宽度

所有浮点DSP的字宽为32位，而定点DSP的字宽一般为16位，也有24位和20位的DSP，如摩托罗拉的DSP563XX系列和Zoran公司的ZR3800X系列。由于字宽与DSP的外部尺寸、管脚数量以及需要的存储器的大小等有很大的关系，所以字宽的长短直接影响到器件的成本。字宽越宽则尺寸越大，管脚越多，存储器要求也越大，成本相应地增大。在满足设计要求的条件下，要尽量选用小字宽的DSP以减小成本。

在关于定点和浮点的选择时，可以权衡字宽和开发复杂度之间的关系。例如，通过将指令组合连用，一个16位字宽的DSP器件也可以实现32位字宽双精度算法(当然双精度算法比单精度算法慢得多)。如果单精度能满足绝大多数的计算要求，而仅少量代码需要双精度，这种方法也可行，但如果大多数的计算要求精度很高，则需要选用较大字宽的处理器。

请注意，绝大多数DSP器件的指令字和数据字的宽度一样，也有一些不一样，如ADI(模拟器件公司)的ADSP-21XX系列的数据字为16位而指令字为24位。

DSP的速度

处理器是否符合设计要求,关键在于是否满足速度要求。测试处理器的速度有很多方法，最基本的是测量处理器的指令周期，即处理器执行最快指令所需要的时间。指令周期的倒数除以一百万，再乘以每个周期执行的指令数，结果即为处理器的最高速率，单位为每秒百万条指令MIPS。

但是指令执行时间并不能表明处理器的真正性能，不同的处理器在单个指令完成的任务量不一样，单纯地比较指令执行时间并不能公正地区别性能的差异。现在一些新的DSP采用超长指令字(VLIW)架构，在这种架构中，单个周期时间内可以实现多条指令，而每个指令所实现的任务比传统DSP少，因此相对VLIW和通用DSP器件而言，比较MIPS的大小时会产生误导作用。

即使在传统DSP之间比较MIPS大小也具有一定的片面性。例如，某些处理器允许在单个指令中同时对几位一起进行移位，而有些DSP的一个指令只能对单个数据位移位；有些DSP可以进行与正在执行的ALU指令无关的数据的并行处理(在执行指令的同时加载操作数)，而另外有些DSP只能支持与正在执行的ALU指令有关的数据并行处理；有些新的DSP允许在单个指令内定义两个MAC。因此仅仅进行MIPS比较并不能准确得出处理器的性能。

解决上述问题的方法之一是采用一个基本的操作(而不是指令)作为标准来比较处理器的性能。常用到的是MAC操作，但是MAC操作时间不能提供比较DSP性能差异的足够信息，在绝大多数DSP中，MAC操作仅在单个指令周期内实现，其MAC时间等于指令周期时间，如上所述，某些DSP在单个MAC周期内处理的任务比其它DSP多。MAC时间并不能反映诸如循环操作等的性能，而这种操作在所有的应用中都会用到。

最通用的办法是定义一套标准例程，比较在不同DSP上的执行速度。这种例程可能是一个算法的“核心”功能，如FIR或IIR滤波器等，也可以是整个或部分应用程序(如语音编码器)。图1为使用BDTI公司的工具测试的几款DSP器件性能。

在比较DSP处理器的速度时要注意其所标榜的MOPS(百万次操作每秒)和MFLOPS(百万次浮点操作每秒)参数，因为不同的厂商对“操作”的理解不一样，指标的意义也不一样。例如，某些处理器能同时进行浮点乘法操作和浮点加法操作，因而标榜其产品的MFLOPS为MIPS的两倍。

其次，在比较处理器时钟速率时，DSP的输入时钟可能与其指令速率一样，也可能是指令速率的两倍到四倍，不同的处理器可能不一样。另外，许多DSP具有时钟倍频器或锁相环，可以使用外部低频时钟产生片上所需的高频时钟信号。

存储器管理

DSP的性能受其对存储器子系统的管理能力的影响。如前所述，MAC和其它一些信号处理功能是DSP器件信号处理的基本能力，快速MAC执行能力要求在每个指令周期从存储器读取一个指令字和两个数据字。有多种方法实现这种读取，包括多接口存储器(允许在每个指令周期内对存储器多次访问)、分离指令和数据存储器(“哈佛”结构及其派生类)以及指令缓存(允许从缓存读取指令而不是存储器，从而将存储器空闲出来用作数据读取)。图2和图3显示了哈佛存储器结构与很多微控制器采用的“冯·诺曼”结构的差别。

另外要注意所支持的存储器空间的大小。许多定点DSP的主要目标市场是嵌入式应用系统，在这种应用中存储器一般较小，所以这种DSP器件具有小到中等片上存储器(4K到64K字左右)，备有窄的外部数据总线。另外，绝大多数定点DSP的地址总线小于或等于16位，因而可外接的存储器空间受到限制。一些浮点DSP的片上存储器很小，甚至没有，但外部数据总线宽。例如TI公司的TMS320C30只有6K片上存储器，外部总线为24位，13位外部地址总线。而ADI的ADSP2-21060具有4Mb的片上存储器，可以多种方式划分为程序存储器和数据存储器。

选择DSP时，需要根据具体应用对存储空间大小以及对外部总线的要求来选择。

开发的简便性

对不同的应用来说，对开发简便性的要求不一样。对于研究和样机的开发，一般要求系统工具能便于开发。而如果公司在开发下一代手机产品，成本是最重要的因素，只要能降低最终产品的成本，一般他们愿意承受很烦琐的开发，采用复杂的开发工具(当然如果大大延迟了产品上市的时间则是另一回事)。

因此选择DSP时需要考虑的因素有软件开发工具(包括汇编、链接、仿真、调试、编译、代码库以及实时操作系统等部分)、硬件工具(开发板和仿真机)和高级工具(例如基于框图的代码生成环境)。利用这些工具的设计过程如图4所示。

选择DSP器件时常有如何实现编程的问题。一般设计工程师选择汇编语言或高级语言(如C或Ada)，或两者相结合的办法。现在大部分的DSP程序采用汇编语言，由于编译器产生的汇编代码一般未经最优化，需要手动进行程序优化，降低程序代码大小和使流程更合理，进一步加快程序的执行速度。这样的工作对于消费类电子产品很有意义，因为通过代码的优化能弥补DSP性能的不足。

使用高级语言编译器的设计工程师会发现，浮点DSP编译器的执行效果比定点DSP好，这有几个原因：首先，多数的高级语言本身并不支持小数算法；其次，浮点处理器一般比定点处理器具有更规则的指令，指令限制少，更适合编译器处理；第三，由于浮点处理器支持更大的存储器，能提供足够的空间。编译器产生的代码一般比手动生成的代码更大。

不管是用高级语言还是汇编语言实现编程，都必须注意调试和硬件仿真工具的使用，因为很大一部分的开发时间会花在这里。几乎所有的生产商都提供指令集仿真器，在硬件完成之前，采用指令集仿真器对软件调试很有帮助。如果所用的是高级语言，对高级语言调试器功能进行评估很重要，包括能否与模拟机和/或硬件仿真器一起运行等性能。

大多数DSP销售商提供硬件仿真工具，现在许多处理器具有片上调试/仿真功能，通过采用IEEE1149.1JTAG标准的串行接口访问。该串行接口允许基于扫描的仿真，即程序员通过该接口加载断点，然后通过扫描处理器内部寄存器来查看处理器到达断点后寄存器的内容并进行修改。

很多的生产商都可以提供现成的DSP开发系统板。在硬件没有开发完成之前可用开发板实现软件实时运行调试，这样可以提高最终产品的可制造性。对于一些小批量系统甚至可以用开发板作为最终产品电路板。

支持多处理器

在某些数据计算量很大的应用中，经常要求使用多个DSP处理器。在这种情况下，多处理器互连和互连性能(关于相互间通信流量、开销和时间延迟)成为重要的考虑因素。如ADI的ADSP-2106X系列提供了简化多处理器系统设计的专用硬件。

电源管理和功耗

DSP器件越来越多地应用在便携式产品中，在这些应用中功耗是一个重要的考虑因素，因而DSP生产商尽量在产品内部加入电源管理并降低工作电压以减小系统的功耗。在某些DSP器件中的电源管理功能包括：a.降低工作电压：许多生产商提供低电压DSP版本(3.3V,2.5V,或1.8V)，这种处理器在相同的时钟下功耗远远低于5V供电的同类产品。

b.“休眠”或“空闲”模式：绝大多数处理器具有关断处理器部分时钟的功能，降低功耗。在某些情况下，非屏蔽的中断信号可以将处理器从“休眠”模式下恢复，而在另外一些情况下，只有设定的几个外部中断才能唤醒处理器。有些处理器可以提供不同省电功能和时延的多个“休眠”模式。

c.可编程时钟分频器：某些DSP允许在软件控制下改变处理器时钟，以便在某个特定任务时使用最低时钟频率来降低功耗。

d.控制：一些DSP器件允许程序停止系统未用到的电路的工作。

不管电源管理特性怎么样，设计工程师要获得优秀的省电设计很困难，因为DSP的功耗随所执行的指令不同而不同。多数生产商所提供的功耗指标为典型值或最大值，而TI公司给出的指标是一个例外，该公司的应用实例中详细地说明了在执行不同指令和不同配置下的功耗。

成本因素

在满足设计要求条件下要尽量使用低成本DSP，即使这种DSP编程难度很大而且灵活性差。在处理器系列中，越便宜的处理器功能越少，片上存储器也越小，性能也比价格高的处理器差。

封装不同的DSP器件价格也存在差别。例如，PQFP和TQFP封装比PGA封装便宜得多。

在考虑到成本时要切记两点。首先，处理器的价格在持续下跌；第二点，价格还依赖于批量，如10,000片的单价可能会比1,000片的单价便宜很多。

处理器范文篇9

关键词：网络处理器体系结构网络设备数据分组网络协议

网络高速发展，对下一代网络设备提出以下要求：具有优异性能，支持高速分组处理；具有高度灵活性，支持不断变换高层网络服务。传统的基于GPP（GeneralPurposeProcessor）的网络设备只满足灵活性要求；基于ASIC(ApplicationSpecificIntegratedCircuit)的网络设备只满足高性能要求；网络处理器能够通过灵活的软件体系提供硬件级的处理性能，基于NP（NetworkProcessor）的网络设备具有高性能和灵活性。

1网络处理器产生技术需求

以网络设备核心部件更新为标志，网络设备体系结构发展经历了三个阶段：

（1）以GPP为核心的网络设备体系结构

在网络发展早期，网络传输速率低，服务少，研究集中在服务框架构建和网络协议实现。设备以GPP为核心，在通用操作系统基础上，以软件方式实现各种网络服务。目前许多边缘设备：如防火墙、VPN设备、VOIP设备，还在采用这种通用处理器＋通用操作系统＋专用网络服务软件的体系结构。其优点是灵活性好，缺点是性能处理差。这种结构为支持各种复杂运算，采用通用体系结构和指令集，其通用性导致网络性能处理差。

（2）以ASIC／RISC为核心的网络设备体系结构

随着网络带宽的增长速度远大于通用计算机处理的增长速度，网络瓶颈变成基于GPP的节点设备。采用基于ASIC和RISC（reducedinstructsetcompute）为核心的体系结构成为主流，尤其是骨干设备的设计。为获取高性能，通常由RISC负责非实时管理，ASIC负责高速数据处理。这种结构缺点是开发周期长，缺乏灵活性。ASIC不具备可编程性，一旦将计算逻辑固化到硬件，很难修改。设计制造复杂ASIC需要花费18个月到两年时间，设备制造商必须准确预测未来的市场需求和技术趋势。

（3）以NP为核心的网络设备体系结构

在新信息技术、用户需求、市场竞争三驾马车牵引下，未来网络需求出现新特点，主要集中在以下三方面：（1）高性能压力依旧存在：按照摩尔定律，电处理器处理速度每18个月增加一倍；但随着DWDM等光纤技术在主干网络的广泛应用，每12个月光纤链路容量就增加一倍。因此以电处理器为核心的路由器仍然是网络发展瓶颈。在低廉光处理技术出现之前，需要充分挖掘现有电处理技术。（2）灵活性要求更为迫切：Internet的爆炸性增长，数据通信市场的瞬息万变，使得服务提供商和设备提供商面临流量增加、用户增多的严峻挑战，面临根据用户复杂多变要求，快速提供、部署不同服务的市场挑战。服务提供商希望设备提供商提供保护已有巨额投资的平滑升级解决方案。面对这些挑战，只有采用灵活性好，开发成本低，周期短，可持续性网络开发技术，才能在未来市场占据先机。（3）高层细化处理更为关键：网络应用范围不断扩大、新型业务不断涌现，导致新协议不断出现，对服务质量和安全性能的要求越来越高。核心问题在于：设备能够在网络2～7层上对高速数据流进行细化分组分类处理，而不仅是在网络2～3层上进行数据流的简单存储转发处理。数据分组处理涉及层次越多，系统资源负荷开销就越大。

在高速数据流高层细化处理背景下，NP技术为下一代网络的核心技术。其特点是：NP针对数据分组处理，采用优化体系结构、专用指令集、硬件单元，满足高速数据分组线速处理要求；具有软件编程能力，能够迅速实现新的标准、服务、应用，满足网络业务复杂多样化需求，灵活性好；设备具有软件升级能力，满足用户设备硬件投资保护需求。此外为缩短设备提供商的产品研制周期，NP厂商通常会提供配套硬件评估板和规范软件应用范例。

2网络处理器概念

网络处理器是面向网络应用领域的应用特定指令处理器?熏是面向数据分组处理的、具有体系结构特征和／或特定电路的、软件可编程器件。通过灵活的软件体系提供硬件级的处理性能是NP的关键特性。

在以GPP和ASIC／RSIC为核心的设备体系结构阶段，对2～3层数据处理采用“存储——转发”数据分组处理模式。随着网络发展，需要对2～7层的数据分组采用“存储——处理——转发”数据分组处理模式才能实现复杂的QOS、安全控制、负载均衡等功能模块。NP的出现，标志着设备对数据分组的处理能力从低层粗放式处理过渡到高层细化处理。

3网络应用处理基本操作

在对ATM、VLAN、MPLS、IPv4、IPv6、IPSec、UDP、TCP、NAT、Web交换、QOS协议等多种协议和应用的分析基础上，参考文献?眼1?演归纳对单个数据分组处理的六种基本操作：（1）模式匹配：对分组字段的比特进行匹配。输入为需要匹配值和分组字段值，输出为某个确定逻辑值。（2）检索：根据某个关键字查找数据。通常与模式匹配联合使用，用于查找表中的某个特定数据项。数据结构和算法取决于关键字的大小和需要搜索的类型（一对一或一对多）。（3）计算：对不同协议，数据分组的计算处理差异很大。如：IPSEC中需要对整个分组进行加密、解密、鉴别等计算；而多数协议都要求进行CRC效验计算。（4）数据处理：对分组报头的修改便视为数据处理。如：数据分组的分割、重组；IPV4中的TTL字段每跳减一修改。（5）队列管理：对进出的协议数据单元进行存储和出入管理。负责实现数据报文在分组分割／重组的存储操作，以及与QOS相关的流量整形和流量工程策略。（6）控制处理：通常涉及不需要线速执行的管理任务，如：异常处理、表更新、统计数据汇总等。

通过继承ASIC和RISC分层处理合理思想，NP将网络处理任务划分为控制面和数据面两个层次：控制面负责非实时性的管理和策略控制任务，数据面负责承载高速多变的数据分组处理。目前NP主要任务是进行数据分组的线速分析、处理及转发，通过上述六种基本操作组合，实现以下功能：协议识别／分类、数据包拆分／重组、排队／接入控制、流量整形／流量工程、数据包修正、差错检测。随着SOC技术发展，NP将集成更多设备级功能。

4网络处理器体系结构简介

4．1Intel公司IXP1200网络处理器介绍

IXP1200系列是Intel公司IXA架构的核心产品，组成如下：1个主频最高可达232MHz的处理核心StrongARM；6个RISC结构的可编程微引擎，每个微引擎又包含4个硬件线程；64位IXBus；32位的SRAM接口单元，工作频率为核心频率的一半；64位的SDRAM接口单元，工作频率为核心频率的一半；32位PCI总线接口单元，最高66MHz。

主要特点为：

（1）并行处理：六个微引擎和一个StrongARM构成

IXP1200的计算资源，共享相同资源，包括：SDRAM,SRAM,PCI,IXBus等。微引擎和StrongARM均为RISC处理器，并行工作。StrongARM负责协议控制层面任务和微引擎管理。微引擎负责数据层面的高速数据分组处理，通过对六个微引擎／24个硬件线程分配不同功能的微码程序，可以实现网络负荷的动态／静态调配。微码程序的可重载性为系统软件升级提供了极大方便。

（2）分布式数据存储结构：每个微引擎独立使用256个32位寄存器。其中128个寄存器是传送寄存器集。每个微引擎将数据载入自己的传送寄存器集，对传送寄存器集进行操作，然后通过传送寄存器集写到数据目的地。数据载入传送寄存器集后，微引擎可在单指令周期完成访问。

（3）硬件多线程：每个微引擎有4个编程计算器，支持4个硬件线程。每个线程可以执行相同或不同的微码程序，采用内部线程通信机制实现线程同步，提高系统效率。微码指令采用5级流水线机制，执行周期为1个时钟周期。

（4）主动内存管理：SDRAM和SRAM支持多个读写队列进行优先级排队以优化带宽。允许StrongARM和6个微引擎／24个线程同时提交对内存单元的读写请求，内存单元根据特定优化指令对读写请求硬件优先级排队。用户可自定义内存管理优化策略。

（5）多层并发性：通过多个独立数据总线和控制总线，可以实现数据并发移动：SDRAM单元和微引擎或IXBUS单元之间的双向同时读写；SRAM单元和微引擎或IXBUS单元之间的双向同时读写；SDRAM单元和PCI单元之间读写；IXBUS单元和微引擎之间读写。

（6）块数据移动：每个微引擎分配很大的寄存器集，单个指令就可以实现功能单元之间64个字节的数据块移动，和功能单元与IXBUS之间128个字节的数据块移动。块数据移动在充分利用微引擎计算资源的同时，还可以减小微码程序规模。

（7）可扩展性：多个IXP1200处理器可以通过IXBUS总线互联，从而有效增加处理系统处理能力和数据带宽；ATM、E1／T1、EthernetMAC等数据接口可以通过IXBUS总线接入IXP1200；微引擎的微码程序存储空间具有可扩展性。

4．2IBM公司NP4GS3网络处理器介绍

NP4GS3网络处理器是IBMPowerNP网络处理器家族的高端产品，支持2．5Gbps的网络应用，由以下模块组成：（1）EPC：嵌入式处理器组是NP核心部件，包含16个协议处理器，可同时执行32个线程，具有并行处理32个数据分组的能力。为提高性能，采用硬件加速器实现树搜索、帧转发、帧过滤、CRC计算及其他功能。（2）EmbeddedPowerPC：负责NP非实时管理控制，包括特殊帧处理、配置、盒管理和高层协议处理。同时集成PCI接口，可以满足用户集成其他新器件的需求。（3）IngressEDS：对来自物理层设备的数据分组进行入队、出队、调度，然后送到交换组织。（4）EgressEDS：对来自交换组织的数据分组进行入队、出队、调度，然后送到物理层设备。（5）IngressSWI：将数据分组从IngressEDS传送到交换组织或其他的NP4GS3。（6）EgressSWI：将数据分组从交换组织或其他的NP4GS3传送到IngressEDS。（7）IngressPMM：接收来自物理层设备的数据分组。（8）EgressPMM：将数据分组发送到物理层设备。

NP4GS3网络处理器支持40个10／100Mb以太网端口和4个Gigabit以太网端口，可配置成4个OC－12POS?熏16个OC－3POS或链接聚合POS端口。处理器具有扩展能力，可由多达64个的NP4GS3组成交换组织，实现2层、3层甚至更高层数据分组的线速转发处理。

4．3网络处理器体系结构特点

上述两种NP的体系结构具有以下共同特点：（1）多内核并行处理器：采用多内核并行处理器结构。片内处理器按任务分为核心处理器和数据分组协处理器。核心处理器通常负责非实时的管理任务；数据分组处理器进行实时、线速数据分组处理。（2）专用硬件加速处理单元：采用专用硬件对特定协议操作进行协处理：如CRC效验、哈希查找、树查找、字符匹配。针对安全产品，提供加／解密、大数运算等硬件单元。（3）优化指令集：通常采用RISC技术，结合多级流水线技术，大部分指令在一个时钟周期完成。并针对网络协议处理特点，设置专用硬件加速处理单元，提供专用指令如压缩指令、哈希查找、状态判断、数据读写指令。（4）优化内存管理和分级存储器组织：NP需要进行大量的数据分组的接收、存储、复制、转发，内存操作成为系统开销的一大瓶颈。为了解决这个问题，通常采用块数据运动技术和特殊的优化存储接口。同时对数据进行分类存储：SRAM用于存放需要快速查找的各种表结构；SDRAM用于存放数据分组数据。（5）硬件多线程：为了提高NP资源利用率，每个数据分组协处理器还支持多个硬件线程。每个线程都有一套专门的硬件来存放上下文（Context），可获得线程切换的零开销。（6）高速I／O接口：具有丰富的高速I／O接口，包括物理链路接口、交换接口、存储器接口、PCI总线接口。（7）可扩展性：多个NP之间还可以互连，构成网络处理器簇，以支持更为大型高速的网络处理。

5网络处理器产品现状和应用前景

目前已有30个网络处理器厂商完成超过500个的NP设计，产品主要面向2．5Gbps网络应用和10Gbps网络应用，40G的NP正在走向市场。面向2．5Gbps网络应用的NP有：Vitesse公司的IQ2000和IQ2200，Motorola公司的C－5DCP。面向10Gbps网络应用和全部7层协议的NP有：XstreamLogic公司的动态多线程(DMS)处理器核，Ezchip公司的NP－1，Lexra公司的NetVortex，BayMicrosystems公司的BRECISMSP5000。

网络处理器厂家推出NP产品时，通常会推出配套硬件调试目标机评估板、NP开发软件工具、操作系统。目前NP主要采用嵌入式操作系统，如VxWorks、Linux等等，也有一些厂商提供专用操作系统，如Princeton公司的Vera采用ScoutOS操作系统。大部分NP有集成开发环境支持，能够用C语言、汇编语言进行开发，如：Intel的WorkBench集成开发环境，支持C语言和微代码?熏具有图形化界面，能够进行硬件平台软件模拟调试，同时提供丰富的IP协议API、子程序、应用范例。

网络处理器主要用于网络接入、网络骨干设备，开发从第2层到第7层的各种网络服务和应用。在网络接入设备中，支持各种新业务、服务安全接入，进行质量控制，其中包括：提供VPN；入侵检测、网络监控、防火墙等安全控制；进行分组分类，识别关键业务流，保证QOS；执行协议转换，支持多种传输媒体接入；记费和负载均衡等。在网络骨干设备中，用于在OC－48toOC－192甚至更高速率下实现聚合流的分类识别和转发，支持流量工程和QOS控制。并将传统的网络接入设备3层以上协议处理功能引入到核心网中，如对骨干网实施部级的入侵检测。

根据不同需求，可以采用NP灵活构造不同规模的处理平台，如单个NP构成的小型单板设备；多个NP构成的中型单板设备；多个线卡通过交换组织构成多板大型设备。下面是已有的基于NP的应用范例：（1）高速路由交换设备：Cloudshield公司使用八个Intel的IXP1200构建的OC－48光速2～7层包服务器。ALCATEL使用IBM的POWERNP构建核心路由设备。Cisco公司基于CiscoPXF网络处理器的边缘路由器。（2）高速安全设备：清华紫光UF10000是基于两个Intel的IXP1200网络处理器阵列千兆防火墙。作为第三方软件开发商，Deceng公司推出基于Intel的IXP2400的Snort千兆网络入侵检测系统软件解决方案。IXP2850更是以面向10－Gbit／s的IPSECVPN设备市场而引起安全设备生产厂商的高度注意。（3）骨干测试设备：骨干网络从2．5Gbps到10Gbps，甚至是40Gbps的高速发展?熏给网络性能测试同样带来挑战。基于NP的下一代协议分析仪和性能测试仪成为趋势。EMPIRIX公司使用MOTOROLA的C－5DCP，开发网络参数模拟设备。（4）家庭网络设备：下一代网络的概念将从国家电信网、企业网扩展到家庭网络、个人网络。其中家庭网关是家庭网络的核心设备，需要根据具体家庭用户，快速、综合实现各种服务：如安全访问控制、VPN、视频流QOS保障、网络存储、计费管理等。低端NP正好完全满足家庭网关个性化、多变性、高性能要求特点。

此外，NP的开发、应用直接推动网络处理器论坛（NPF）的成立。该论坛于2001年由公共交换接口协会CSIX和公共编程接口论坛CPIX两个组织共同创建，CSIX制定NP与交换组织之间的标准硬件接口，CPIX制定NP开发标准软件接口。NPF的成立，将进一步推动NP的发展，一方面将逐步结束目前各家NP硬件实现和软件开发工具各不相同的局面，另一方面将形成一支庞大的第三（接上页）

处理器范文篇10

关键词:数据挖掘技术；数据显示；处理器开发

1数据挖掘技术的应用特点

数据是软件开发以及功能实现的重要部分,经过开发人员对系统的整合研究,使用者可以轻松的在数据中发现有用信息,并对有用信息进行挖掘,通过这种方法可以更好的解决功能隐患冲突问题,无论是系统控制还是功能实现,都能够达到更理想的使用效果。在对信息进行整合时。数据挖掘系统也能够发现深层次的安全隐患,对数据做出进一步处理,在此方法下数据显示处理器可以得到安全防护,以免在后续的使用中出现功能上的冲突矛盾,这也是提升处理器运行效率的有效技术方法。应用该挖掘系统在技术方面创新性得到了很大的提升,如果不能合理的对数据显示处理器功能进行整合,可能会造成数据挖掘系统中的部分功能闲置,最终影响到工作计划的稳定落实。下面文章将针对数据挖掘系统应用在显示处理器开发中的具体形式进行介绍,结合使用功能完善方面来进行。

2数据挖掘流程

从数据本身来考虑,数据挖掘通常需要有信息收集、数据集成、数据规约、数据清理、数据变换、数据挖掘实施过程、模式评估和知识表示8个步骤。步骤(1)信息收集:根据确定的数据分析对象,抽象出在数据分析中所需要的特征信息,然后选择合适的信息收集方法,将收集到的信息存入数据库。对于海量数据,选择一个合适的数据存储和管理的数据仓库是至关重要的。步骤(2)数据集成:把不同来源、格式、特点性质的数据在逻辑上或物理上有机地集中,从而提供全面的数据共享。步骤(3)数据规约:如果执行多数的数据挖掘算法,即使是在少量数据上也需要很长的时间,而做商业运营数据挖掘时数据量往往非常大。数据规约技术可以用来得到数据集的规约表示,它小得多,但仍然接近于保持原数据的完整性,并且规约后执行数据挖掘结果与规约前执行结果相同或几乎相同。步骤(4)数据清理:在数据库中的数据有一些是不完整的(有些感兴趣的属性缺少属性值)、含噪声的(包含错误的属性值),并且是不一致的(同样的信息不同的表示方式),因此需要进行数据清理,将完整、正确、一致的数据信息存入数据仓库中。不然,挖掘的结果会差强人意。步骤(5)数据变换:通过平滑聚集、数据概化、规范化等方式将数据转换成适用于数据挖掘的形式。对于有些实数型数据,通过概念分层和数据的离散化来转换数据也是重要的一步。步骤(6)数据挖掘过程:根据数据仓库中的数据信息,选择合适的分析工具,应用统计方法、事例推理、决策树、规则推理、模糊集,甚至神经网络、遗传算法的方法处理信息,得出有用的分析信息。步骤(7)模式评估:从商业角度,由行业专家来验证数据挖掘结果的正确性。步骤(8)知识表示:将数据挖掘所得到的分析信息以可视化的方式呈现给用户,或作为新的知识存放在知识库中,供其他应用程序使用。如图1所示。

3数据显示处理器概述

数据显示处理器可以归结为网络社区类软件,运行环境支持Android操作系统。可以建立自定义的数据收集格式传输到网络上,可打印报告、图表和进行即时数据分析。应用范围广泛,形式多样。

4数据显示处理器开发过程中挖掘技术的应用

4.1数据挖掘技术应用过程

运用数据挖掘技术首先会针对数据信息的采集范围进行定义,在此基础上探讨更有效的管理方法,并帮助进一步提升工作任务的完成效果,针对一些比较常见的数据资源限制现象,在确定功能基础上进行全面定义分析。数据挖掘技术是对传统处理器开发技术的一次创新,其特点是在运算速度上有明显的提升,可以在短时间内确定数据库中的有用信息并通过挖掘筛选来将其应用在程序汇编中,应用需要配合程序汇编语言来进行,这种方法下才更具有使用效率。将整体显示系统的设计分为若干个部分,对每一部分的功能做出设计,在考虑独立部分的运行情况时还要从整体层面来入手,确保最终的显示处理器能够更好地配合,在使用效率上得到明显提升,以免存在功能上的冲突导致部分现场使用功能不能实现。数据前期挖掘整合全部完成后,可以进入到后期的功能框架组合阶段,根据显示处理器使用方向来对现场工作做出进一步完善。

4.2目标定义与数据准备

接下来需确定数据挖掘所针对的主体,确定目标范围后,数据挖掘可以节省大量时间。数据显示处理器在开发中会根据未来的使用需求来对其数据库进行完善,达到理想的运行使用效果,因此定义与数据准备成为了开展显示器开发的首步骤,将有用信息筛选整合后,设置一个用于开发的临时数据库,其内部存储信息全部为系统功能设计所需要的。对于数据的比较分析,可以将数学算法与计算机系统相结合来进行,通过运算来确定数据信息是否是有用的,数据准备就绪后在接下来的开发应用中能够快速的从数据库中对其进行提取,帮助节省更多时间,这也是提升工作效率的有效方法。将其作为设计进行的首要步骤,那么接下来的设计任务也都是在此基础上进行,所准备的数据会应用在后续程序开发中,目前数据挖掘技术在一些大型系统开发研究中得到了广泛的应用,可以在短时间内完成基础框架的建设,这也是提升设计效果的有效措施方法。

4.3开发的结果解释与评估

数据挖掘结果需与数据库内的信息做出比较,即使是自动完成评估任务的,最终所得到的结果中仍然容易出现误差,这也是影响结果的主要原因,在此环境下所开展的各项评估任务要在额定数据范围内依次进行,通过这种评估解释能够帮助再次确定数据库中的有用信息,并为后续建设管理计划开展创造有利条件。数据库管理可以基于网络环境下进行,虽然管理效率得到了提升,但同时所面对的风险问题也因此而增多,这也决定了结果解释与评估在现场开展更加重要。评估时间确定也是十分重要的,可能会影响到最终的工作任务完成效果,对于一些比较常见的功能隐患问题,通过这种方法解释与评估的进行,可以帮助筛选出信息中不合理或者误差比较大的部分,方便对接下来的开发研究方向进行调整,确保显示处理器功能正常实现的前提下,在数据信息的稳定性上也得到了保障,这也是传统方法中所不具备的,是未来设计研发的主流方向。

5结语

如何才能从数据中提取有价值的知识,进一步提高信息量利用率,这需要新的技术来自动、智能和快速地分析海量的原始数据,以使数据得以充分利用,由此引发了一个新的研究方向:数据挖掘与知识发现的理论与技术研究。数据挖掘技术在分析大量数据中具有明显优势,基于数据挖掘的分析技术在金融、保险、电信等有大量数据的行业已有着广泛的应用。数据挖掘技术的运用还需要进一步加强研究。参考文献[1]杨振舰.可视化数据挖掘技术在城市地下空间GIS中的应用研究[D].河北工业大学,2012(10).[2]冯变玲.基于数据挖掘技术的心脑血管用药ADR关联模型构建研究[D].天津大学,2012(05).奏具有一定的唯一性。通过对文本中存在的语言节奏进行分析,得知语言节奏是在时间序列上展开的,一篇文章中某一时刻语言节奏标记或者语言节奏单元的出现,是与之前所有出现过的语言节奏标记和语言节奏单元概率相关的。因而,可以将语言节奏视为一个Markov过程,并进一步提取语言节奏的特征。由于每一类语言节奏中的节奏标记是有限的,所以在语言节奏Markov的过程中存在的状态也是有限的,因此,状态转移矩阵的规模就不会很大,对于文本分析的工作是非常有利的,至此完成了语言节奏特征的提取过程。

作者:郭崇 单位:辽宁工业大学管理学院

参考文献

[1]郭庆琳,李艳梅,唐琦.基于VSM的文本相似度计算的研究[J].计算机应用研究,2008(11):3256-3258.

[2]金博,史彦军,滕弘飞.基于语义理解的文本相似度算法[J].大连理工大学学报,2005(2):291-297.

[3]杨华,姬东鸿,陈波.基于话题相关的文档集的无向基本要素网络的连通性探讨[J].中文信息学报,2015(4):103-110.

[4]邓莎莎.支持决策研讨的文本分析方法研究[D].上海交通大学,2013.