数字频率计十篇

数字频率计篇1

关键词：AT89C51；数字频率计；CD4020分频器；定时/计数器

中图分类号：TP368 文献标识码：A

频率计数器是测量信号频率的装置，也可以用来测量方波脉冲的脉宽。

数字频率计即DFM-Digital Frequency Meter，也称为数字频率表或电子计数器。它不仅是电子丈量和频率仪器仪表专业范畴中丈量频率与周期，丈量频率比和进行计数、测验的主要仪器，而且要比示波器测频更便利、经济的多，特别是现代电子计数器商品与组件和具有多种功用的数字式频率计，已广泛应用于计算机体系，通讯广播设备，出产过程自动化测控设备带LED、LCD数字显现的多种仪器仪表以及许多的科学范畴。可以说，伴随着数字化技能的开展，电子计算机、通讯设备、音频和视频技能进入科研、出产、军事技能和经济生活范畴，直至家庭和自己，使得电子计数器和测频手段与上述电子设备衔接为寸步不离的技能。

1 系统概述

在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得更为重要。

2 设计要求及方案选择

2.1 设计任务和要求

设计一个简易数字频率计。主要性能指标：①波形幅度：Vm=5V；②频率范围：0Hz～500kHz；③显示位数：4位；④被测信号：正弦波、方波。

2.2 方案论证

方案一：系统采用频率/电压转换方式进行测量，将被测信号经F/V转换后，再经A/D模数转换后进行数据处理。

方案二：体系选用可编程逻辑器件（PLD或ATV2500）作为信号处理及体系操控核心，完结包含计数、门控、显示等一系列作业。

方案三：体系选用MCS-51系列单片机8032作为操控中心，门控信号内8032内部的计数器发生单位为1?s，因为单片机的计数上限较低，所以需要对高频信号进行硬件体系分频处理，8032则完结运算、操控及显示功用。

方案四：系统以单片机AT89C51为核心，由信号预处理电路、AT89C51单片机及显示电路组成。被测信号通过放大整形转换为方波脉冲信号送至89C51单片机T0计数器进行计数，T1定时器定时，然后通过软件编程转换为频率通过七段数码显示管显示被测信号的频率。

2.3 方案比较

从以上方案设计论证，方案一硬件电路复杂、灵敏度高、测量范围小、系统量化误差大、性价比低，所以方案不理想；方案二利用了PLD的可编程和大规模的特点，使电路大为简化。此路用PLD不能充分发挥其特点及优势，并且测量精度不够高，导致系统性能价格比降低，系统功能扩展受到限制，因此也没有选用此方案；方案三的系统虽然具有极为灵活的可编程性，但是在实现高频信号的测量时电路硬件比较复杂，并且需要软件编程。因此，该方案实现起来较困难，本设计没有采用；方案四基于单片机技术开发出的数字式频率计数器具有简单、方便、响应速度快、体积小等一系列优点，可以及时、准确地测量低频信号的频率。

经过以上比较，方案四能精确的满足我们设计的要求，为此本设计采取此方案。

2.4 总体方案确定

输入信号经放大、整形转换为方波脉冲信号送至AT89C51单片机的定时/计数器T0。T0计数器对其进行计数，同时内部定时/计数器T1进行定时。通过软件编程将T1设置为定时50ms（20次共1s）。当定时时间到时，T0停止计数，调用计算程序计算后，再调用显示子程序送至七段数码显示管显示被测信号的频率。

3 硬件设计

3.1 体系构成

所规划的频率计的丈量规模为0～500kHz。频率计由信号预处理电路、AT89C51芯片、数码显现电路和体系软件构成。其间信号预处理电路包括信号扩大、波形改换、波形整形和分频电路。信号预处理电路中的扩大器完成对待测信号的扩大，降低对待测信号起伏的需求；波形改换和波形整形电路将扩大的信号转变成可与单片机接口兼容的TTL信号，分频电路的运用不只使单片机测频更易于完成，并且也降低了体系的测频误差；单片机经过设置使T0对外部事件计数，T1对内部定时。这样能精确地丈量信号的频率；频率显现有些选用四个七段数码显现管，节省了所需单片机的口线和器件，简化了显现有些的编程操控。

3.2 信号预处理电路

它由三级电路构成，榜首级为由开关三极管构成的零偏置扩大器，三极管选用开关三极管，以确保扩大器具有杰出的高频效应。当输入信号为零或负电压时，三极管截止，输出高电平；当输入信号为正电压时，三极管导通，输出电压跟着输入电压的上升而降低，这使得频率计既能够丈量恣意方波信号的频率，也能够丈量正弦波信号的频率。扩大器的扩大功能降低了对待测信号起伏的需求，完成了体系能对恣意大于0.5V的正弦波和脉冲信号进行丈量。第二级选用带施密特触发器的反相器CT74LS14，它用于把扩大器生成的单相脉冲转换成与CMOS电平兼容的方波信号。第三级选用14位二进制异步计数器CD4020，第三级输出的方波加到CD4020的CLK端口，Q12端输出的信号输入到单片机，从而为丈量信号的周期供给基础。别的，为使CD4020正常作业，它的RST端有必要经过电阻接地。

参考文献

[1]刘悦婷.Multisim 10在负反馈放大电路中的仿真应用[J].甘肃科学学报，2012（04）.

[2]韩成浩，袁红.基于EWB的音频功率放大电路设计[J].吉林建筑工程学院学报，2010（01）.

[3]刘绍忠.对《电子线路实验》课程教学改革的思考[J].今日科苑，2010（10）.

数字频率计篇2

关键词 EDA技术；可编程逻辑器件；数字频率计

中图分类号：G642.0 文献标识码：B

文章编号：1671-489X（2016）16-0031-02

数字频率计是计算机、通信设备、音频视频等科研生产领域不可缺少的测量仪器，以EDA工具作为开发手段。基于FPGA所设计的数字频率计，具有高速、精确、可靠、抗干扰性强和现场可编程等优点。在设计中，所有频段均采用直接测频法对信号频率进行测量，克服了逼近式换档速度慢的缺点；在换档设计方面，突破了以往改变闸门时间的方法，采用门控信号和被测信号对计数器的使能端进行双重控制，使自动换档的实现更加简单可靠，提高了测量的精确度；在运算单元采用高速串行BCD码除法，不仅提高了运算速度，而且减小了资源消耗。

1 设计要求

设计一种基于FPGA的数字频率计，要求：数字频率计分为0～9.999 Hz、10.00～99.99 Hz、100.0～999.9 kHz

和1000～9999 kHz四档，且能够实现自动换档的功能。

2 总体设计方案

数字频率计总体框图如图1所示。数字频率计由分频器、计数器、锁存器和译码器等模块构成，系统有3个输入信号，即两个时钟信号CLK、SIG和一个清除信号CLR。系统有5个输出信号，即报警信号ALM、显示信号Q、数码管片选信号L、位控位A和位控位B。

分频器模块通过对时钟信号CLK进行分频，为计数器模块提供1 s的闸门时间test-en。当test-en为高电平时，闸门被打开，被测信号的脉冲通过闸门进入计数器进行计数；当test-en下降沿到来时，产生一个锁存信号，将计数值保存起来，由八段译码器译码并在数码管显示计数结果。锁存数据后，在下次test-en上升沿到来之前产生清零信号，将计数器清零，为下次计数做准备。

3 设计实现

采用模块化的设计思想，依据系统设计要求自上至下地细化设计。顶层设计完成后，采用硬件描述语言对各模块进行编程，在MAX+PLUSⅡ环境下进行编译、功能仿真，创建各模块的器件符号，待建立整体系统顶层文件时调用。

分频器模块 分频器模块（FEN）通过对4 MHz时钟信号进行分频得到0.5 Hz时钟，为计数器模块（CORNA）提供1 s的闸门时间。根据给定的分频值，分频器模块对4 MHz频率进行1/2n的分频，每来一个时钟，中间值cnt状态改变一次；经过n个cnt触发处理后，就可以得到1/2n的分频信号。

数码管片选信号产生模块 数码管片选信号产生模块（SEL）把时钟信号转换成片选信号提供给输出模块。片选信号低电平时，表示其对应的数码管可以进行显示操作，数据信号输出数码管显示所需的数据，即“000”“001”“010”“011”“100”“101”“110”和“111”。

计数器模块 计数器模块（CORNA）通过对待测信号在基准时间内进行计数测量待测信号的频率，完成对输入时钟信号的计数。由分频器提供的使能信号DOOR为高电平时，允许计数；DOOR为低电平时，停止计数，并保持所计的数。当中间值c6不为零时，选择4档；当中间值c5不为零时，选择3档；当中间值c4不为零时，选择2档；否则选择1档，计数选档结束后，将5个输出信号传给锁存器。

锁存器模块 锁存器模块（LOCK）在分频器模块输出信号DOOR的下降沿到来时，将计数器的数值Q3、Q2、Q1、Q0、DANG锁存。

数据输出模块 数据输出模块（CH）对应于数码管片选信号，将相应的数据送出，其中档位也通过数码管显示。数据输出模块根据锁存器和数码管片选信号的输出信号，实现数码管的实时显示。

八段译码驱动模块 八段译码驱动模块（DISP）将输入的BCD码转换为LED数码管需要的数据，八段译码驱动模块的仿真波形如图2所示。

D是八段译码驱动模块的输入信号，由数据输出模块输出信号d赋予；Q是八段译码驱动模块的输出信号，对应于数码管的8个显示段。当d为“0000”时，q为3F；当d为

“0001”时，q为06；当d为“0010”时，q为5B；当d为

“0011”时，q为4F；当d为“0100”时，q为66；当d为

“0101”时，q为6D；当d为“0110”时，q为7D；当d为

“0111”时，q为27；当d为“1000”时，q为7F；当d为

“1001”时，q为6F。

各模块连接 各模块总体连接图如图3所示。CLK输入至分频器，SIG、CLR输入至计数器，输出报警信号ALM来自计数器，Q是八段译码器连接显示器的输出，L是数码管片选信号产生模块的输出，输出A和B是位控位[1]。

系统仿真波形如图4所示。当输入信号SIG、CLR、CLK的值为“000”“010”“100”和“110”时，仿真波形相同。输出信号Q在0.0～875.0 ns时为3F（即“0111111”），之后为0（即“0000000”）。输出信号L在0.0～125.0 ns时为“000”，之后每隔250.0 ns依次为“001”“010”“011”“100”……输出信号A和B为高电平。

4 结语

EDA技术给电子系统设计带来巨大的变革，特别是硬件描述语言的出现和发展，并与大规模可编程器件相结合，极大地提高了电子系统设计的效率和可用性，成为电子系统设计人员的得力助手。

数字频率计篇3

（郑州城市职业学院，河南 新密 452370）

【摘　要】设计是以FPGA为处理模块，以VHDL做为描述语言。20MHz的晶振做为主时钟，外部两个按键分别是使能按键和复位按键，便于进行人工控制。该设计通过直接测量的方法对被测信号的频率进行检测并显示。详细介绍了系统的各个设计模块，并对调试过程进行说明。该设计可以做成便携式手持设备用于测量手机中的实时时钟信号频率，还可以对音频信号的频率进行检测。

关键词 FPGA；频率计；VHDL；模块设计；元件例化

0　引言

频率计是根据其应用来设计的。频率计数器最常见的应用是确定发射机和接收机的特性。发射机的频率必须进行检验和校准，才能符合有关规章制度的要求。频率计数器能对输出频率和一些关键的内部频率点（如本振）进行测量，查明无线电发射时候是否满足技术指标。

频率计数器的另一些应用包括计算机领域，在此领域中的数据通信、微处理器和显示器中都使用了高性能时钟。对性能要求不高的应用领域包括对机电产品进行测量。本设计采用FPGA作为控制核心，利用直接测量法对被测信号的频率进行测量显示。

1　设计要求

1）设计4位十进制数字显示的频率计，其频率测量范围为10k—9999kHz；

2）要求量程能够自动转换；

3）当输入的信号小于10kHz时，输出显示全0；当输入的信号大于9999kHz时，输出显示全F。

2　设计原理

本设计利用直接测量法进行测量计算，用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率，也就是周期性的被测信号在单位时间内变化的次数。

计数器是严格按照f＝N/T的定义进行测频，其对应的测频原理方框图如图1所示。工作时间波形如图2所示。

频率计的系统主要由被测信号、计数器电路、锁存器电路、时分复用、译码显示、时钟输入和分频电路组成

2.1　整体设计思路

本设计以频率为20MHz的晶振作为主时钟，在设计中，需要用到的信号有频率为5Hz的闸门信号，25Hz的按键消抖延时信号以及200Hz的数码管动态显示扫描信号；这三种信号由分频器产生。分频器产生的5Hz频率的信号传输到计数器，计数器对闸门信号进行分析，在高电平期间计数器对被测信号的周期进行计数，当闸门信号为低电平时停止计数，将记录的数据传输到锁存器。锁存器对数据锁存后，计数器即可清零，为下一次计数做好准备。锁存器再将本次记录的数据传输到显示模块，显示模块对待显示数据进行译码后输出到数码管进行显示。计数器在正常工作状态下，不断记录新数据，最终传输到显示模块，使频率计实时更新数据。现将每个模块的设计原理介绍如下。

2.2　计数器的设计

计数器的功能主要是在基准时间内对被测信号的周期进行计数如图3所示。

其中enable是使能信号，高电平有效。cp3是闸门信号；input是被测信号；reset是复位信号，低电平有效；play0～play3是4位BCD显示输出，用于显示0～9的数值；decimal是小数点输出位。

使能信号enable由外部按键控制，当为高电平时计数器开始对被测信号进行测量；复位信号reset同样由外部按键控制，当输入低电平时系统复位；闸门信号cp3由经硬件描述语言编写的分频器对外部20M晶振进行分频产生，cp3是周期为0.2s的方波信号；计数器正常工作时，当检测到外部有被测信号input输入时启动计数功能；在闸门信号cp3的高电平时段内即0.1s对被测信号计数。计数器内部含有数据存储单元play0～play3，将单位时间内检测到的被测信号频率进行记录保存，待传入显示模块。除了以上信号外，计数模块还包含两个溢出标志信号overflow和low，当被测信号的频率小于10kHz或大于9999kHz时，频率计显示全“0”或全“F”。

2.3　锁存器的设计

该部分电路用于对计数器的数据进行锁存，保证计数模块的数值能正确的输出进行显示。本模块内部包含一个进程语句，敏感信号为闸门信号cp3和复位信号reset。当语句检测到闸门信号cp3出现下降沿时，锁存器将由计数器传输过来的信号进行锁存，从而释放计数器，使计数器能够进行下一轮的计数，实现数据的实时更新。锁存器的方块图如图4所示。

2.4　分频器的设计

该模块中输入端口cp_20m为20MHz外部晶振输入端，分频器利用硬件描述语言对晶振信号进行分频，最终输出3个不同频率的信号，即cp1、cp2和cp3。在进行硬件描述时，先对晶振的20MHz信号进行50000分频产生内部信号cp（频率为400Hz的信号）。信号cp1为cp的2分频输出频率为200Hz用于动态扫描显示的时基信号；信号cp2为cp1的8分频输出频率为25Hz，用于按键的消抖；信号cp3为cp1的40分频输出频率为5Hz，即形成一个0.1S的闸门时间，做为计数器的闸门信号等。分频器方块图如图5所示。

2.5　显示电路的设计

该模块是描述动态扫描数码管显示代码。其中cp1是一个200Hz的扫描频率。p0，p1，p2，p3是从锁存器传输过来的4个待显示十进制数，信号show为送入到数码管的输出字形码信号，sel为数码管的位选信号。low和overflow为两个溢出状态标志信号。在代码中利用cp1的上升沿触发进程语句，进程语句中先判断位选信号该显示哪一位；例如显示第一位时，对位选信号赋值sel<=“0001”，然后对第一位数据p0进行译码，输出到数码管的字形端进行显示，以此类推，每5ms（cp1为200Hz）显示一位数据，四位数据循环显示使数码管稳定显示数据。

2.6　顶层文件的设计

顶层文件的设计可以先用原理图输入法，对各个模块进行正确连线，待调试无误后，再根据原理图输入法，采用元件例化的方法对顶层文件进行描述。顶层原理图如图6所示。

3　调试技巧

在调试过程中以各个模块为单位，编好代码后先进性波形图仿真，对各个模块的波形图进行分析，如存在问题及时对代码进行分析修改；若波形图不存在问题再进行整体电路的描述设计。若直接进行整体设计再分析的话，很难判断错误出现的位置，导致设计效率的降低。另外在对计数模块进行波形仿真时，建议先将起初的50000分频适当修改为500分频，并在设置被测信号的频率时也相应的降低频率。若不进行修改，在进行波形仿真时，软件要仿真运算很长时间，同样会降低效率。当对计数模块的波形分析无误后再改回原代码的50000分频既可。

4　硬件配置

本设计的硬件测试是基于GW48系列SOPC/EDA实验开发系统现代DSP实验开发系统，该设备的显示模块采用动态扫描时，其数码管的硬件引脚配置如图7所示。

数码管的字形码分别对应管脚：a：173；b：169；c：168；d：167；e：166；f：165；g：164；h：163四位数码管的位选端分别对应管脚：个位：162；十位：161；百位：160；千位：159。

参考文献

［1］谭会生.EDA技术及应用实践[M].2版.湖南大学出版社,2010.

［2］潘松,黄继业.EDA技术实用教程[M]..3版.科学出版社,2006.

数字频率计篇4

关键词：数字频率计；等精度测量；DSP

作品的意义与概况

随着微电子技术和计算机技术的飞速发展，各种电子测量仪器在原理、功能、精度及自动化水平等方面都发生了巨大的变化特别是DSP技术诞生以后，电子测量技术更是迈进了一个全新的时代。近年来，DSP逐渐成为各种电子器件的基础器件，逐渐成为21世纪最具发展潜力的朝阳行业，甚至被誉为信息化数字化时代革命旗手。在电子测量技术中，频率是最基本的参数之一，它与许多电参量和非电量的测量都有着十分密切的关系。例如，许多传感器就是将一些非电量转换成频率来进行测量的，因此频率的测量就显得更为重要。数字频率计是用数字来显示被测信号频率的仪器，被测信号可以是正弦波、方波或其它周期性变化的信号。

数字频率计广泛采用了高速集成电路和大规模集成电路，使得仪器的体积更小、耗电更少、精度和可靠性更高。而传统的频率计测量误差较大，范围也较窄，因此逐渐被新型的数字频率计所代替。基于DSP的等精度频率计以其测量准确、精度高、方便、价格便宜等优势将得到广泛的应用。

我们设计的简易数字频率计在未采用任何门控器件控制的情况下，在很宽的范围内实现了等精度频率测量，0.5Hz～10MHz的范围内测量方波的最大相对误差小于2e-6，测量正弦波的最大相对误差小于3.5e-5；结果通过RS232通讯显示在计算机上，可以很方便地监测数据。

方案设计

总体介绍

传统的等精度测频法使用门控器件产生门控信号，从而实现实际门闸信号与被测信号同步，消除对被测信号计数产生的一个脉冲的误差，其原理图如图1所示。

由硬件控制计数的门闸时间，当预置们信号(即定闸门信号)为高电平时，基准信号计数器CNTI和被测信号计数器CNT2并不启动，而是等被测信号的上升沿来到时才同时开始计数；当预置们信号为低电平时，两个计数器并不马上关闭，同样要等到被测信号上升沿来到后再关闭；于是，实际闸门时间就是被测信号周期的整数倍，从而实现了闸门与被测信号的同步。但是，实际的门闸时间并不固定，与被测信号的频率有关。此外，无论是采用计数器还是单片机，在实现等精度测量时总是离不开门控器件。

本设计基于DSP丰富的软件资源，经过判断和处理，完成了对被测信号频率的等精度测量。硬件上无需任何门控器件，简化了电路。系统框图如图2所示，信号处理部分以TMS320F2812 DSP芯片作为控制和测量的核心；信号调理部分主要是完成对信号的放大、整形和限幅；标准频率信号由30MHz有源晶振产生，作为高频标准填充脉冲；通过DSP的SCI模块与上位机实现通信，结果显示在上位机上。

频率／周期测量

在对被测信号频率和周期的测量中，等精度测量是基于DSP比较匹配时TIPWM引脚输出电平的跳变作为门闸信号的开启和关闭，由于比较匹配发生在被测信号的上升沿，从而实现了门闸时间与被测信号的同步。原理图如图3所示。

通用定时器T1时钟输入选择外部定时器时钟，此处用调理后的被测信号作为定时器T1的时钟输入，定时器T2时钟输入选择内部CPU时钟，用来产生高频标准填充脉冲。F2812片上EVA中通用定时器T1在发生比较匹配事件时，其比较输出引脚TICMP输出信号会自动改变电平状态，产生PWM波。捕获单元CAPI设置为上升沿捕获，TIPWM输出的PWM波上升沿被CAPI捕获到，读取此时定时器T2的计数值，同理在下一次比较匹配时再次读取定时器T2的计数值。通过两次T2CNT值的相减，即可获得该门闸时间内标准填充脉冲的个数，然后求出被测信号频率。

基于DSP比较匹配时TIPWM引脚输出电平的跳变作为门闸信号的开启和关闭，由于比较匹配发生在被测信号的上升沿，从而实现了门闸时间与被测信号的同步。两个相邻的比较匹配产生的PWM波的上升沿分别作为门闸信号的开启和关闭信号，其中被测信号的个数为整数，并且是由我们自己任意设定的。定时器T2时钟输入选择内部CPU时钟，用来产生标准填充脉冲。设定捕获单元CAPI为上升沿捕获，当其捕获到上升沿时读取堆栈CAPFIFO内的值，在下一次捕获到时再读堆栈内的值，计算出标准填充脉冲的个数Ny，保证Ny的个数不小于一定的值，即可保证门闸时间大于一定的值。假设现在希望一个门闸时间内高频填充脉冲的总数不小于n，当Ny>n时，就增大定时器T1的定时周期，即增大定时器T1周期寄存器TIPR的值。存在公式TIPR+1=n/Ny，由于n／Ny不一定为整数，假如a

周期测量与频率测量的基本原理完全相同，测出信号频率，根据公T=1／f即可得出被测信号的周期。

误差分析

定时器T1计数的启停时间都是由该信号的上升沿触发的，在一次测量时间内对被测信号的计数无误差；在此时间内标准频率脉冲的计数个数Ny，最多相差一个脉冲，故理论误差为：

|δ|≤1/Ny

显然，测量精度仅仅与Ny有关，只要Ny值足够大，就能保证精度。

硬件设计

如图4所示，将被测信号经过高速运放OPA2690进行放大，在经过高速比较器TL3016进行整形，由于比较器在对低频正弦波信号进行整形时，输出波形的边沿有比较严重的抖动，影响测量。解决办法是对比较器加入正反馈，加速信号边沿，同时形成滞环，可有效消除抖动。整形后的信号经过高速施密特触发SN74LVC1G14进行限幅和进一步整形。测量部分主要使用DSP2812芯片上

定时器T1的时钟输入引脚TCLKINA、定时器T1的比较输出引脚TIPWM和捕获单元CAP1的输入引脚CAP1，即可完成频率测量。通讯部分选择MAX3221作为RS-232电平转换器件，通过9芯标准RS-232口与上位机进行串行通信。主要使用了DSP的串行通信发送引脚SCIRXD和串行通信接收引脚SCITXD。

软件设计

软件设计部分主要包括以下四部分：

・初始化：对变量参数、系统时钟、PIE、EV、Flash、GPIO等进行配置。

・中断模块：SCI中断和定时器T2、T3上溢中断。

・数据处理模块：分段+取算术平均值。

・输出操作模块：数据经RS-232传给上位机。

图5为测频率、周期软件流程图。

在该部分初始化时，要进行以下配置：通用定时器T1时钟输入为外部定时器时钟，通用定时器T2时钟输入为内部时钟输入，用来对标准脉冲进行计数，该标准脉冲由外部30MHz的有源晶振提供；捕获单元1设置为上升沿捕获，用来捕获TIPWM引脚输出PWM波的上升沿，在每次比较匹配时读取定时器T2的计数值T2CNT，该值保存在CAPIFIFO内。初始化时要将捕获单元1的状态寄存器中的FIFO堆栈状态设置成空堆栈；将定时器T1的定时周期设置为4个被测信号的周期长度，通过测得的定时器T1的一个定时周期内的标准脉冲的个数，计算出被测信号频率，然后对被测信号进行分段，分别为低频段(小于46.875Hz)，中频段(大于46.875Hz，小于2343.75KHz)，以及高频段(大于2343.75KHz)，其中分段的依据是定时器的计数饱和值为65536和计数个数应大于等于1。若信号频率为中高频段则重新配置定时器T1，定时器T2的寄存器，来改变定时周期以及每个门闸时间内的高频填充脉冲的个数。在定时器T1的下一个定时周期内计算出频率和周期。另外，定时器T2的溢出次数要在第一次发生比较匹配时清零，而是否是第一次发生比较匹配则通过设置一个标志来判断。当溢出次数清零后才开始记溢出次数，直到第二次发生比较匹配。

下一步改进意见

该方法的测量误差主要来自硬件部分，整形电路的优劣直接关系到测量精度的高低。所以我们下一步的工作就是改进整形电路的整形效果和抗干扰性能，尽最大可能减小信号整形带来的误差。

数字频率计篇5

【关键词】测频；频率计；电路设计

1.相关理论概述

数字频率计采用数字电路制作成以十进制码来现实被测信号频率，对于周期性变化的信号频率能够实现有效的测量的一种仪器。它是教学、科研等工作中的基础测量仪器，在模拟电路和数字电路实验中有着重要的作用，其能够直接读出信号源所产生的不同频率范围的信号将会对实验产生很大的影响。频率计主要用在正弦波、矩形波等周期性信号频率值的测量等，它的拓展功能能够实现对信号周期及其脉冲宽度的测量，引起对信号源的接受敏捷度使得其称为试验箱中的重要组成部分。

信号频率测量方法按照工作原理可以分为无源测量、比较测量、示波测量及技术等测量方法。其中最常见的测量方法是电子计数器，在该种技术下，频率计实现单位时间内被测信号脉冲数的直接计数，并将其频率值以数字的形式显示。实现了对不同频率、精确度的测频需求，保障了测量结果的精确度和速度。

2.整形电路的设计

整形电路就像把模拟的信号转换成为二值信号，也就是使其成为只有高电平和低电平的离散信号。在电路设计时我们可以将电压比较器用作模拟电路及数字电路的接口电路，通过其把非矩形信号转换成矩形信号。在选择比较器时，我们要充分考虑影响信号接收和转换功能的各种因素。下图为其整体设计结构图：

首先，是信号传播可能存在的延迟及时时间。信号传播的延迟时间是比较器选择时所要考虑的重要参数，这种时间的延迟有当信号通过元器件时所产生的传输时间上的延迟和信号上升及下降的时间延迟，只有将延迟的时间降低到最小才能有效的缩短信号处理的时间。

其次，要充分考虑电源电压对比较器的影响。就传统而言，比较器一般需要正负 15 伏的双电源来进行供电或者需要达到36 伏的单电源进行供电，这种传统的比较器在一些工业控制中仍有使用的空间和发展前途但以不适应发展的主流。现在多数的比较器需要在限定的电压条件下进行工作，即在电池电压所能够运行的单电源单位内进行工作，因此对其提出了低电流和小封装等当面的要求，并且在实际的应用中比较器还应该具备一定的关断的功能。当具备上述条件是，比较器才能够在试验箱中得到有效的利用，保证频率计在不同电源电压条件下的正常工作。

再次，充分考虑功耗对比机器的影响。功耗的大小直接影响比较器使用寿命和工作效果，功耗越低时其比较器的耗损相对较低，使用使用寿命得到延长，然而功耗由于器件的运作速度相关，功耗降低的同时可能带来运作速度的降低，因此，在比较器选择时，充分考虑功耗与元器件寿命及其运作速度的关系，寻得一种最优组合。

最后，不可忽视门限电压对比较器的影响。器件的设置可以用来实现对门限电大的测量，门限电压的大小与电路抗干扰能力呈现一种正比例的关系但与其敏感度成反比例关系。当我们通过对门限电压的测量并通过一定的公式计算，根据实际工作的需要来确定门限电压的具体值。

当我们充分考虑上述影响因素时，便会有针对性的选择相应的新品用于单元电路的设计，从而实现信号在电路中的顺利传输，避免芯片烧坏等现象的发生。

3.计数电路的设计

实现对信号的整形后我们便要关注一些低频信号由于其上升速度等原因可能产生的计数影响，因此在电路设计时应该根据信号的特点来完善计数电路的设计。低频信号上升缓慢或者高频信号叠加于其中时会使得计数电路将该种抖动作为输入脉冲予以计数，从而产生计数上的误差。避免该种现象的发生，我们可以通过低通滤波器的使用来处理低频信号传输中可能产生的抖动，并经过滤波器滤除叠加的高频信号。而反相器的使用可以实现在滤波前把高频信号和低频信号予以分开，即仅使低频信号经过反相器实现滤波得到比较规则的矩形信号而高频信号则不经过该过程。经滤波后的矩形信号输入到单片机中，在单片机选择时，低电压、高性能是我们考虑的重要方面，同时还要选择体积较小功能相对较强的单片器，实现迅速有效的技术。单片机计数器的精确度和终端结构的类型都会影响计数结果，通过精密比较器的植入和振荡器电路的设置，实现频率计的精度和存储等方面的要求。在单片机选择时还应该考虑技术进步革新对于存储器程序的选择和更新的可能，并且考虑单片机大小对于整个电路系统的影响，保证程序写入的便利性。下图为其计数模块设计图：

此外，对于计数电路的设计还要考虑信号频率高低的不同对计数器可能产生的影响，实现单片机对不同信号频率进行分频处理。经过整形后的信号进入选定规格的反相器后，对不同频级的信号进行分级处理，单片机频率自动分辨处理能力的选择能够有效的降低一些频级信号的分辨和处理，保证计数器工作的效率和速度。同时计数器的显示值的大小根据信号的频值进行实现随机变动，实现对不分频信号、高频机低频信号的有效计数。

4.显示电路的设计

显示电路是数字频率计电路设计的重要组成部分，它负责将整形电路及计数电路处理的数据显示出来。在该电路设计时我们要考虑的因素便是显示材料的选择及数据显示的方式。LED 数码管的类型会对数据的现实产生一定的影响，而该种材质的数据显示方式又分为动态和静态两种。就两种现实方式的优缺点而言，静态现实具备较高的亮度，为我们及时准确的读取数值提供了视觉便利，且其接口编程相对容易，但是该种显示方式会占用较多的口线，显示的位数直接关系到锁存器的数量，这直接带来所用器件数量繁多和连线的庞杂 ；而动态显示相交而言能够避免上述一些缺点。在动态显示使用时，先确定未选实现选定未选的段码的显示，经过一定的延时再实现对下一选定为送段码显示，并依此循环。下图为其显示模块图：

其具体的工作流程可以解释为，单片机中不同的构建作为译码器实现信号的输入，由译码器的输出来确定数码管的选择位。将每个数码管的公共端与一个接有高电平的 PNP 三极管的集电极相连，同时将三极管的基极和译码器的输出端相连接，这样可以通过对软件编程来设置单片机中的不用位置构建，从而设计译码器的输入端，其输出端设为低电平且只设一位，从而使与其连接的三界关处于一种饱和的状态，实现对计数器数据的动态显示。实现显示器电路中各元件的有机连接后，还要注重送段码的相关问题，使得相应位数的送段码可以通过一定串行口在数码管上进行显示。

5.结束语

除上述电路设计外，电子频率计的设计还要注重电源、滤波等电路的设计，只有将各种影响其工作的单元电路的设计不断的精细化和完善时，才能有效的保证其工作的效率和在实验和工业中的使用效果。

【参考文献】

[1]沈亚钧.基于单片机的数字频率计设计[J].山西电子技术，2012（05）.

[2]杨帆.数字频率计的设计与实现[J].科技广场，2011（09）.

数字频率计篇6

【关键词】集成电路；稳压电路；显示电路

1.引言

在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得更为重要。测量频率的方法有多种，最初的经典的振簧式频率表经电动式、铁磁电动式结构的指针式型频率表和后来发展到使用示波器。但不管使用哪一种，不仅体积大、价格昂贵，而且操作过程复杂，携带也不方便。现在电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。频率计作为电子测量和仪器仪表专业领域中的重要仪器要经常用于测量频率、周期、频率比和进行计数以及测量时间，文中应用数字电路知识设计出了数字频率计。它不仅体积小、价格低廉，而且操作方便快捷，可以广泛应用于计算机系统，通信广播设备，生产自动化测控装置，带有LED，LCD数字显示单元的多种仪器仪表以及诸多的科学技术领域。

2.设计基本框图

数字频率计的主要功能是测量周期信号的频率。由于频率和周期之间存在倒数关系（f=1/T），所以只要测得两者中的一个，另一个可通过计算求得。频率是在单位时间（1s）内信号周期性变化的次数。这里我们采用直接测在给定的1s时间内对信号波形计数，并将计数结果显示出来，就能读出被测信号的频率。由于计数脉冲必须为方波信号，所以要用施米特触发器对输入波形进行整形放大。由于日常用交流电的频率为50Hz，这里可以利用记数器记录50个脉冲的时间作为秒脉冲信号。这个秒脉冲加到门与上就能控制检测出待测信号在1秒内通过与门的个数，脉冲个数由计数器计数，结果由七段显示器显示。因此该频率计电路由输入整形电路，秒脉冲信号发生电路，计数器，显示器等组成。

3.具体设计过程

3.1 放大整形电路

为了使放大器的输出信号能与数字电路相适应，故采用低电压（+5V），单电源运算放大器这里选用F158，整形器通常的是用施米特触发器。施米特触发器也可由555或其它门电路组成，在这个设计方案中将选用7555。

3.2 秒信号发生电路

（1）输入电源

这里采用利用W78XX系列的三端稳压器将日用交流电（220V.50Hz）变压后的电压（5V，50Hz）作为秒信号发生电路的输入电压。W78XX系列的三端稳压器为固定式稳压电路稳压器，其输出电压有5V，6V，9V，12V，15V，18V和24V共7个档次，型号后面的2个数字表示输出电压值。输出电流分1.5A（W7800），0.5A（W78M00）和0.1A（W78L00）3个档次。如W7805，表示输出电压为5V，输出电流为1.5A。它因性能稳定，价格低廉而得到广泛的应用。

（2）秒信号产生

由于日常用交流电的频率为50Hz，变压后的5V交流电频率仍为50Hz。这里可以利用记数器记录50个脉冲的时间作为秒脉冲信号。在把信号送入记数器前仍要整形，这里仍采用555定时器与其它门电路组成整形电路。

3.3 主控门电路

该部分电路在整个电路中起着控制频率计数的开始的作用，相当于一个开关电路。这部分由RS触发器和一只反相器组成，原理如图1所示。

在秒信号发生电路中，也有同样的闸门电路来控制记数的开始和结束，只不过那里的开启信号是待测信号。

3.4 计数，译码，显示设计

这一部分是频率计电路的核心部分，也是设计的重点。在这一部分中整形后的脉冲首先通过的计数器，计数器输出的信号为8421BCD代码，再经译码变成七段字形代码，七段数码管显示出来。计数器选用十进制中规模集成计数器，在这儿选用74LS160，译码器选74LS48，显示的为LED数码管显示器。这一部分的连线电路图如图2所示。

4.总电路图

数字频率计设计的总电路图如图3所示。本数字频率计的主要功能是测量周期信号的频率。当没有信号输入时，555定时器电路输出低电平，通过RS触发器使与门1关闭，则定时计数器不工作，电路处于不工作状态。当有信号输入时，通过与非门组成的施密特触发器整形后输出一个高电平，通过RS触发器把与门1打开，此时定时计数器开始工作，同时，用于显示的计数器也开始工作。在测频率前首先要将频率计上的复位开关按一下，让内部的RS触发器复位，而后开始测频率。

5.结束语

该电路只可以测1～9999Hz范围的频率，如果想测更大范围就需要对电路进行扩展。可以在输入整形脉冲后加一级分频器，如果是10倍分频，电路的测量范围可以增加到10倍；还可以在定时整形脉冲后加倍频器，如果是10倍频，则电路的测量范围可以增加到10倍。

利用数字电路知识设计了一种数字频率计，它实际上就是一个脉冲计数器，即在单位时间里（如1秒）所统计的脉冲个数。电路由输入整形电路、时钟振荡器、分频电路、量程选择开关电路和计数、译码、显示电路等组成。本多功能数字频率计电路设计的使用方便、体积小、成本低、测量误差小，实用性强，可在1～9999Hz范围内使用。虽然测量量程有限，但是可扩展性比较强。要想获得较宽的量程可以对电路进行扩展。

参考文献

[1]薛瑞福，马国琳编.数字电子电路（第一版）[M].高等教育出版社，1983.

[2]皇甫正贤编著.数字集成电路基础[M].南京：南京大学出版社，2002.

[3]施良驹编著.集成电路应用集锦[M].北京：电子工业出版社，1988.

[4]周仲编著.集成电路应用350例[M].北京：电子工业出版社，1988.

[5]童诗白，华成英.模拟电子技术基础（第3版）[M].北京：高等教育出版社，2003.

数字频率计篇7

    实践证明:用FPGA设计DDS电路较采用专用DDS芯片更为灵活。因为,只要改变FPGA中的ROM数据,DDS就可以产生任意波形,因而具有相当大的灵活性。相比之下:FPGA的功能完全取决于设计需求,可以复杂也可以简单,而且FPGA芯片还支持在系统现场升级,虽然在精度和速度上略有不足,但也能基本满足绝大多数系统的使用要求。另外,将DDS设计嵌入到FPGA芯片所构成的系统中,其系统成本并不会增加多少,而购买专用芯片的价格则是前者的很多倍。因此,采用FPGA来设计DDS系统具有很高的性价比。

数字频率计篇8

【关键词】数字下变频；二次变频；FPGA；System Generator

1.引言

软件无线电是一种以现代通信理论为基础，以数字信号处理为核心，以微电子技术为支撑的无线通信体系结构。在软件无线电接收机中，首先对射频模拟信号或者是宽带中频模拟信号通过模/数转换器进行数字化，然后采用数字下变频技术和多速率数字信号处理技术，对信号进行频率变换、滤波、抽取等处理，将感兴趣信号分离和提取出来，并将采样速率降低到较低速率，送到基带信号处理单元对感兴趣信号进行后续处理。数字下变频技术是软件无线电接收的核心技术。

2.技术原理

在软件无线电中，一般都采用正交数字混频下变频法。其原理就是先对模拟信号通过A/D采样数字化后形成数字序列，然后与两个正交本振序列相乘，再通过数字低通抽取滤波器来实现，如图2-1所示。

图2-1 数字下变频原理框图

图2-2 总体结构

假设信号中心频率为fSIG，A/D采样时钟为fclk，则本振为，对于该本振，我们让第一次变频本振的频率为fLO，且该频率满足fLO/fclk=（2n+1）/4（N=0、1、2……），第二次变频本振的频率为fIF，这样就得到了二次变频结构，总体结构如图2-2所示。

一次变频的本振频率与采样时钟比满足（2N+1）/4的关系的好处是该状态下数字本振序列输出为0，-1和+1三种值。此时混频运算只需对数据做简单的数学处理即可。

与此同时，该条件下可将滤波器运算放置于混频器运算之前，节约了乘法器资源。完成一次混频抽取后，在进行第二次混频运算时消耗的DDS资源也较小，使用二次变频结构优化了FPGA的设计。

3.算法实现

本文以中频fSIG=500MHz、带宽BW=300MHz，采样时钟fclk=1800MHz的宽带信号来说明基于二次变频的数字接收技术。工程实现时抽取率定为4，第一本振为450MHz，第二本振为50MHz。

二次变频的原理框图如图3-1所示：

图3-1 二次变频的原理框图

图3-1中，s[0]、s[1]…s[D-1]即为第一数字本振，其值为0、+1、-1；E0（z）、E1（z）…ED-1（z）采用并行FIR滤波结构来实现。

3.1 第一次变频

第一次变频包含了混频，滤波与抽取的操作。由于混频操作中的本振频率与采样时钟比满足（2N+1）/4的关系，所以第一次混频运算在设计实现时只需进行简单的数学处理即可；滤波与抽取的操作可以采用将抽取器提前的多相滤波的结构，如果速率仍然过高，可以采用并行滤波器结构来处理。

3.1.1 混频

由于信号带宽为300MHz，可将抽取率设为4，第一次变频本振的频率选为450MHz。

由于第一次混频的本振频率（450MHz）与采样时钟（1800MHz）比满足（2N+1）/4的关系，所以第一次混频后I路的偶数部分都为零，只余下奇数部分，Q路的奇数部分都为零，只余下偶数部分，这样可以在抽取提前的情况下，只将数据的奇数部分送给I路，将数据的偶数部分送给Q路。

3.1.2 滤波与抽取

数字混频之后的信号具有很高的数据速率，需要进行降速抽取处理，要实现无失真的抽取，必须设计有效的低通滤波器来防止频率混叠。低通滤波器采用FIR滤波器，FIR滤波器具有易设计成线性相位和容易实现高效结构的优点。

传统DDC结构中，FIR低通滤波器是在抽取之前实现，对滤波器的运算速度要求比较高，因此通常都采用多相滤波的结构。

设滤波器的冲激响应为h（n），其Z变换为：

对公式展开可得：

此式即为FIR滤波器的多相滤波结构。

式中：

，D为抽取率。

先抽取后滤波的多相结构降低了对硬件处理速度的要求，提高了实时处理能力；而且多相滤波结构的每一支路的滤波器系数也减少为D分之一，可以减少滤波运算的累计误差，提高计算精度。

当D取为4时，抽取后每一路的速率为450MHz，高于FPGA的工作频率，为解决在该频段上信号的FIR滤波运算，采用FIR并行结构来实现。在FPGA逻辑实现中，对于FIR滤波系统，其方程写为：

式中M为滤波器系数长度，设N为FIR滤波并行的路数，则：

假设N=4，对上式进行进一步分析，四通道结构式为：

根据此结构，每一路的速率为450/4，FPGA逻辑设计可在此频段上运行，输出的四组数据等效于FPGA工作频率为450MHz。通过上述两个步骤即可完成该状态下抽取滤波器的设计工作。

3.2 第二次变频

在完成第一次变频的混频、滤波与抽取之后，第二次变频只需要完成混频的操作即可。将本振频率设计为500-450=50MHz。第一次变频完成之后的数据速率已经下降至fclk=/D，这也就减少了第二次混频的计算量。

假设第一次变频之后的信号为（I1+jQ1），实部为I1，虚部为Q1，第二次混频的本振利用DDS产生，设为（），则第二次混频过程为：

混频之后的I路信号为，Q路信号为，这就是第二次变频的计算结果，也是二次变频结构的最终输出结果。

4.设计验证

本文以System Generator为设计平台，搭建基于二次变频的数字接收结构。其中，信号中频为fSIG=500MHz、带宽BW=300MHz，采样时钟fclk=1800MHz，设计结果如图4-1所示。

图4-1 基于二次变频的数字接收

5.结束语

本文提出了一种基于二次变频的数字接收设计方案，在宽带状态下，采用并行FIR结构解决了高速率上的滤波运算问题，但同时也消耗了大量的FPGA资源，而且多路结构需要DDS也提供多路数字本振输出，这也要消耗大量的FPGA资源。FPGA内资源是有限的，过多的消耗会影响逻辑的时序，进而影响到软件的稳定性，为此设计出这种二次变频结构来解决资源过多消耗的问题。本文结合宽带数字下变频设计的实例，应用System Generator为设计平台，对该方案进行了论证。

参考文献

[1]杨小牛，楼才义，徐建良.软件无线电技术与应用[M].北京理工大学出版社，2010.

数字频率计篇9

关键词：数字音调控制器;数字滤波;仿真调试;音频频段;音频信号幅度 文献标识码：A

中图分类号：TN721 文章编号：1009-2374（2016）04-0005-02 DOI：10.13535/ki.11-4406/n.2016.04.003

1 概述

在音频信号的拾取及通过各类音响设备的传输过程中，由于音响设备或器件的幅频特性并非完全平坦的理想特性，这样就改变了原信号中不同频率成分信号的幅度。而音调控制器就是一个可以人为改变信号高、低频成分的增益设备。一个好的音调控制器有以下四个方面的作用：一是最基本的作用，能补偿、校正音响设备所产生的频率失真;二是可以校正剧场等放音场所传输增益的频率失真;三是可以调整信号中易反馈的频率成分，从而抑制声反馈提高传声效果;四是在音乐艺术创作中利用它来渲染气氛、刻画演员个性，提高艺术表现效果。

音调控制器可以采用电感、电容、电阻元件组成的谐振电路来实现。选择不同的元件参数的组合，可得到各种不同谐振频段、不同增益的谐振器。采用多个具有谐振特性的谐振器构成了多段式音调控制器。谐振电路的本质是模拟带通滤波器，虽然可以通过选择不同的元件参数实现频率和增益的调节，但模拟电路元件参数本身具有很大的分散性，标称值与理论值误差较大，导致频率等参数的实测值与理论值误差较大，同时知道频率参数后根据相关公式计算元件参数也很困难，更不利于自动实现，所以利用谐振电路实现多段音调调节存在诸多问题。本文利用先进的数字信号处理技术，采用数字带通滤波器的设计方法来实现多段式数字音调控制器的设计。

2 数字音调控制器的参数

我们知道，数字音调控制器的最主要作用就是能够方便地对所需的频率成分进行提升或衰减，因此分为提升控制器和衰减控制器两类。所谓提升就是将所需频率成分的幅度加以提高（大于0dB），所谓衰减就是将所需频率成分的幅度加以抑制（小于0dB）。音调控制器在对所需的频率成分进行提升或者衰减的同时，希望对其他的频率成分无影响。由上所述，单段理想数字音调控制器的幅频特性如图1所示。多个单段音调控制器级联就组成了多段数字音调控制器。依据数字滤波器的基本概念，定义所需操作的频率为数字音调控制器的中心频率f0;提升音调控制器中心频率处对应的信号幅度为增益G，衰减音调控制器中心频率处对应的信号幅度为增益1/G;提升音调控制器0.7G、衰减音调控制器0.7/G增益处对应的频率称为上限截止频率fH和下限截止频率fL，两者之差称为3dB带宽B，即B=fH-fL。改变中心频率f0、增益G和3dB带宽B这三个参数中的任意一项，就能显著改变数字音调控制器的控制效果，因此，这三个参数定义为数字音调控制器的参数。3dB带宽往往用品质因数Q代替更能反映数字音调器和模拟音调器之间的联系，定义品质因数Q：

Q=f0/B=f0/（fH-fL），0

综上所述，数字音调控制器的参数为中心频率f0、增益G和品质因数Q。

3 数字音调控制器的设计方法

以中心频率f0、增益G和品质因数Q为参数，如何设计函数使得其满足图1所示的幅频特性呢？可以采用滤波器的设计方法来实现。由图1可知提升控制器有一个峰值，衰减控制器有一个谷值，提升控制器传递函数Hb（jf）和衰减控制器传递函数Hb（jf）可以用式（2）、式（3）表示：

利用双线性变换法或者脉冲响应不变法可以将H（s）转换为数字滤波器H（z）。脉冲响应不变法的优点是频率变换关系是线性的，如果不存在频谱混叠现象，用这种方法设计的数字滤波器会很好地重现原先的频响特性，但有限阶的模拟滤波器会产生不同程度的频谱混叠失真，因此双线性变换更适合。

利用双线性变换方法，将式（4）、式（5）表示的模拟滤波器的传输函数H（s）转化为数字滤波器的传递函数H（z）。即令，，式中：fs为采样频率，将m和s代入式（4）、式（5），整理得到：式（6）的系数如表1所示：

4 仿真和实验结果

多段数字音调控制器由多个数字衰减滤波器和数字提升滤波器组成。在设定数字音频采样率fs情况下，每个数字滤波器有三个可调参数：中心频率f0、增益G和品质因数Q。因此，多段式数字音调控制器可以根据需要对20Hz～20kHz音频范围内的任意频率信号进行任意幅度的提升或者衰减，以达到所需的音频效果。音频采样率设为48kHz，以5段数字音调控制器为例，设其中心频率分别为600Hz、2kHz、5kHz、8kHz和11kHz，品质因数Q都为100，提升音调控制器的增益为+15dB，衰减音调控制器的增益为-15dB，编写Matlab程序，得到5段数字音调控制器的幅频特性如图2所示：

由图2可知：每段音调控制器可以把中心频率点附近的输入音频信号加以提升或者衰减，提升或衰减的幅度由增益控制，偏离中心点的信号几乎没有影响，偏离的远近程度由品质因数Q控制。数字式多段音调控制器的各频段的调节是互不影响、相对独立的。实际使用时，可依据个人爱好和现场节目内容灵活地调节整个放声频段音频信号的增益和变化量来达到目的，以获得满意的放声效果。

参考文献

[1] 李洁，李亦军.多段式音调控制器的设计[J].电声技术，2014，38（10）.

[2] 张墅.常用音调控制电路解析与设计[J].自动化与仪器仪表，2009，（6）.

[3] 杨秀华.一款音调控制电路的制作[J].电子制作，2011，（4）.

[4] 高西全，丁玉美.数字信号处理（第3版）[M].西安：西安电子科技大学出版社，2008.

数字频率计篇10

关键字：模拟滤波器；数字滤波器；双线性变换

Abstract: through research AF (simulation filter) and DF (digital filters) the design, according to difference approximate differential is deduced, and a simulation for digital filters filter the transform method, double linear transformation and to achieve the design, and the results show that the method is simple in structure, accurate and easy to realize advantages.

Key word: simulation filter; Digital filter; Double linear transformation

中图分类号： TN713+.7文献标识码：A 文章编号：

0.引言

数字滤波器是数字信号处理所需要的一种重要方法，它可以在各种各样交织的信号里提取我们所需要的有用信号，从而虑除掉干扰信号、噪声信号以及其他不需要的信号[4]。数字滤波器处理的输出数字信号须经数模转换、平滑。数字滤波器具有高精度、高可靠性、可程控改变特性或复用、便于集成等优点。数字滤波器在语言信号处理、图像信号处理、医学生物信号处理以及其他应用领域都得到了广泛应用。

1.设计原理

应用模拟滤波器设计数字滤波器时，首先须对输入模拟信号进行限带、抽样和模数转换，由于一个模拟系统可以用微分方程来表示，所以先微分方程进行拉氏变换，求出相应的系统函数，然后对原微分方程进行采样，而数字滤波器输入信号的抽样频率应大于被处理信号带宽的两倍，其频率响应具有以抽样频率为间隔的周期重复特性，最后利用公式将 转化成 ，通过相应的数字频率 和模拟频率 之间的关系式进行频率转换，从而完成由AF设计DF[2]。设计流程图如下：

2.应用实例

为了设计出满足要求的高通滤波器，这里分别设计了模拟滤波器和数字滤波器，并且比较幅频响应特性，来验证该变换方法是否满足基本要求，具体的方法采用参考文献，用相应的方法直接进行变换，采取双线性变换为变换方法，该变换法彻底消除了频率混叠失真，该设计思想是算法逼近[1-4]。

例1.

（1）确定DF指标参数

3dB

15dB

（2）将DF指标转换为相应的AF指标参数，因为在双线性变换中， 与 的关系式为

，是非线性关系。所以，要预畸变校正，只有非线性预畸变校正由DF边界频率求的相应的AF边界频率才能取得双线性变换，将 转化成 过程中非线性畸变后，保持DF原来的边界频率不变。

， 3dB

， 15dB

（3）设计相应的AF系统函数

a.计算阶数N：

注：工程上为了简化系统，可取N=1（工程上允许时，就可以这样处理）

b.查表得归一化低通原型G（p）为：

c.经频率变换，得出

（4）用双线性变换法将 转化成

（5）matlab实现程序[3]

%把数字滤波器的频率特征转换为模拟滤波器的频率特征 [N,wc]=buttord(wp,ws,ap,as,'s');%选择滤波器的最小阶数

[Z,P,K]=buttap(N);%创建Butterworth低通滤波器原型

[A,B,C,D]=zp2ss(Z,P,K);%零极点增益模型转换为状态空间模型

[AT,BT,CT,DT]=lp2hp(A,B,C,D,wc);%实现低通向高通转变

[num1,den1]=ss2tf(AT,BT,CT,DT);%状态空间模型转换为传递函数模型

%实现模拟高通滤波器

[H,W]=freqs(num1,den1);%求频率响应

subplot(2,1,1);

plot(W/pi,abs(H));%绘出频率响应曲线

%运用双线性变换法把模拟滤波器转换为数字滤波器

[num2,den2]=bilinear(num1,den1,100);

[H1,W1]=freqz(num2,den2); %求频率响应

subplot(2,1,2);

plot(W1*Fs/(2*pi),abs(H1)); %绘出频率响应曲线

从Matlab仿真的幅频特性曲线可以看出，上面的那个图采用的是简单线性变换的滤波器的频率相应，下面采用的是双线性变换的频率响应，巴特沃斯数字高通滤波器的设计效果优于巴特沃斯模拟高通滤波器，模拟滤波器没有数字滤波器更精确，所以将模拟滤波器转换为数字滤波器是正确的。

3.结束语

总的来说由模拟滤波器设计数字滤波器是不错的做法，在通带内，二者均满足设计要求，没有混频失真，满足设计要求。但也存在着不足，由于在双线性变换中相位不满足线性关系，所以必须进行预畸变校正，只有非线性预畸变校正由DF边界频率求的相应的AF边界频率才能取得双线性变换，将 转化成 过程中非线性畸变后，保持DF原来的边界频率不变。

参考文献

[1]唐向宏 ，岳恒立，郑雪峰.MATLAB及在电子信息类课程中的应用[M].2版.电子工业出版社，2011,5:163-183

[2]李行一，数字信号处理[M].1版，重庆大学出版社，2002,12：104-220

[3]周辉，董正宏，数字信号处理基础及matlab实现，[M]1.版，2006,2：168-258

[4]丁志中，双线新变换法原理的解释[J].电气电子教学学报，2004,26（2）：53-54