时钟电路十篇

时钟电路篇1

    欢迎来到论文参考中心,在您阅读前,与您分享:路是脚踏出来的,历史是人写出来的。人的每一步行动都在书写自己的历史。 —— 吉鸿昌

    实时时钟电路设计

    摘要:实时时钟(RTC)作为系统同步或时间标志已被广泛应用于各种电子产品,利用Dallas Semiconductor提供的多种类型的RTC芯片,用户在设计中可方便地针对具体应用来选择相应的芯片。文中讨论了一些与实时时钟晶振选择以及电路设计相关的问题。

    关键词:实时时钟 RTC 晶振

    1 RTC结构特点

    实时时钟的基本功能是保持跟踪时间和日期等信息,但许多RTC还提供有多种附加功能,如:看门狗定时器、系统复位、非易失存储器(NV RAM)、序列号、方波输出、涓流充电等。因此,在进行电路设计时,选择RTC芯片出了需要考虑其时间和日期跟踪功能外,通常还需要针对具体应用来对RTC的功能、成本、尺寸等要求进行综合考虑。

    1.1 接口方式

    从接口要求入手选择RTC可以大大缩小芯片的选择范围。RTC芯片提供有多种接口方式,其中并行接口可实现存储器的快速访问或有较大的存储容量,适合于那些对价格、尺寸要求不是很荷刻的系统,许多采用并行接口的实时时钟芯片还与晶振和电池封装在一起构成一个完整的时钟模块,从而简化了硬件设计。并行接口包括复用总线(数据与地址总线复用)和独立的地址、数据总线。一般用于时间保持的NV RAM都采用与SRAM相同的控制信号,并可以方便地与常用的微处理器容量。另外,有些Phantom实时时钟还将时钟数据隐含在备用电池支持的RAM内,以便利用64位软件协议来访问时钟数据。

    一般情况下,串行接口时钟芯片都具有外形尺寸较小、成本低廉等优势,但这类芯片的通信速率一般较低,因而比较适合便携式产品。这类芯片通常包括1-Wire接口、2线、3线、4线或SPI接口,而许多处理器也包括2线或SPI接口,当然,也有些处理器(如8051及其派生产品)则支持复用的地址和数据总线。

    1.2 备用电池

    在有些应用中(如VCR),时钟和日期信息在系统掉电时将会丢失,而在大多数应用中要求系统主电池断电时仍保持时钟和日期有效。为保持时钟振荡器持续运转,可采用主/辅电池结构或大电容配合主电源为时钟电路供电,这样,RTC芯片内部还必须提供两组电源的切换电路。如果用电池(如Li+电池)作为备份电源,RTC设计还应该注重低功耗指标,以使其在电池供电时具有尽可能低的功耗。电源切换控制电路通常由主电源供电,需要时可切换到电池供电,并将RTC置为低功耗模式,电池供电时,可禁止微处理器与RTC之间的通信(通常被称为写保护),以使电池电流降至最小,同时避免数据被破坏。

    在采用电池为电池系统供电时,时钟电路耗电最大的部件是振荡器,对于那些嵌入了晶振和电池的时钟模块(如DS12C887),由于振荡器在出厂时处于禁止状态,因此电池的损耗电流主要是电池的自放电,室温下,电池自放电每年的消耗能量大约占电池容量的0.5%。有些时间保持NV RAM模块利用时钟来控制IC和SRAM,出厂时,振荡器处于禁止状态、SRAM与电池断开,只有模块在主电源供电并第一次与时钟电路断开时,电池才与SRAM接通。这一功能常被称作电池保鲜。Dallas Semiconductor的绝大多数RTC都提供有一个电池输入引脚和一个内部反向充电保护电路。由于Li+电池的额定温度是-40℃~+85℃,因此,使用时应确保环境温度不要超出+85℃。

    1.3 时钟格式

    在电路设计中使用的时钟格式主要有三种:BCD码、二进制码、未格式化的二进制计数值。其中BCD码比较通用,因为它的时间和日期可以直接显示,且不需要进行数据转换,每8位寄存器表示一个二位数,对于某些特殊的时间和日期,由于不占用全部8位数据,因此,不用位可以充当一些特殊功能(如用作读/写位),也可以在硬件读取时时终保持固定状态(1或0)。二进制码格式与BCD码一样具有独立的秒、分钟、小时、星期、日、月、年寄存器,在一些提供BCD码格式的RTC中,常常也提供可选择的二进制码格式。时间和日期寄存器每秒钟更新一次,日期循环与月、年有关。星期寄存器与其它寄存器的变化关系不大,在子夜更新数据,数据从7至1循环变化,程序中可以用1表示任何一个特定的星期数,只要在整个程序中指定数值保持一致即可。在12小时制与24小时制或BCD码与二进制码之间进行转换时,时间、日期、闹钟寄存器需要重新进行初始化。二进制计数码用一个多字节(一般为32位)寄存器来存储时间信息,时间信息用一个秒计数值表示,并可通过软件将秒计数值转换为合理的时间和日期。

    另外,在选择RTC时,还需要考虑千年(Y2K)兼容性问题,Y2K兼容的RTC包含有世纪信息(提供世纪数值或世纪位),并可正确地计算润年,Dallas Semiconductor提供的RTC均兼容于Y2K,而且不存在日期敏感的逻辑。

    2 设计考虑

    2.1 晶振与精度

时钟电路篇2

【关键词】霍尔传感器；计数器；信号处理电路

目前霍尔元件已经得到越来越多的应用，应用最多的是GaAs和InSb。利用蒸发InSb制作的霍尔元件，其霍尔电势大，但工作温度范围狭窄，霍尔电势的温度特性差，磁场的线性度范围狭窄，因而应用范围受到限制。GaAs的霍尔电势虽小，但热稳定性好，已逐渐成为主流产品。

霍尔传感器输出电压信号稳定，只要存在磁场，霍尔元件总是产生相同的电压，并且输出信号电压的大小与转速无关，即使是在发动机起动的低转速状态下，仍能够获得较高的检测准确度。下面是利用霍尔传感器设计的时钟电路。

一、霍尔传感器时钟工作原理

1.记数分析

霍尔传感器作为计数来用是比较常见的，通过改变它的磁场变化使得输出的霍尔电势变化接入后续电路进而计数。这个简单的原理却是我的霍尔传感器时钟的核心。

首先，将大号齿轮安装在电动机上（这里采用的是电动机，也可以采用发条等启动物件），再将中号齿轮安装在大号齿轮上，最后将小号齿轮安装在中号齿轮上，三个霍尔传感器靠近各自齿轮的侧面，（其中大号齿轮和中号齿轮均有60个齿槽，小号齿轮24个齿槽），当电动机开始运转时（设定大号齿轮齿与槽之间交替为1秒钟），运转的电动机带动大号齿轮转动，转动的大号齿轮的齿正对霍尔传感器时，磁场强度增加，霍尔传感器输出的霍尔电势变大，接入后续电路输出一个信号，而当大号齿轮的槽正对霍尔传感器时，磁场强度减弱，霍尔传感器输出的霍尔电势变小，接入后续电路的也输出一个信号，当这两个不同的信号交替出现时，经过后续电路处理后进行计数，而由于齿与槽之间的交替时间正好是一秒钟，所以转了一圈的大号齿轮，即计时了60秒，它的作用正好相当于秒钟。而同时安装在大号齿轮上的中号齿轮随即动一下（即原本中号齿轮的齿正对霍尔传感器时，当大号齿轮转了一圈后，中号齿轮就动一下，使它的槽对霍尔传感器）这样它也输出一个信号，同理，当大号齿轮转六十圈，它（中号齿轮）转一圈。即计时60分钟，他的作用相当于分钟，最后，当中号齿轮转一圈小号齿轮动一下，（其原理和大号齿轮转一圈中号齿轮动一下是一样的。）它转了一圈，即计时24个小时，相当于时钟。接入后续电路即可做成电子时钟。（其中小、中、大三个齿轮安装是刚刚好的，即在调时间时可以轻松调动，而在正常工作时又不会松动，影响时钟准确性。）

2.信号处理电路的选用

经传感器转换和放大器放大的电信号，由于测试环境的电磁干扰、传感器和放大器自身的影响，往往会含有多种频率成分的噪音信号。严重时，这种噪音信号会淹没待提取的输入信号，造成测试系统无法获取被测信号。在这种情况下，需要采取滤波措施，抑制不需要的杂散信号，使系统的信噪比增加，在此选用了有源滤波器中的低通滤波器。根据低通滤波器幅频特性，确定有限增益低通滤波器的线路图。

3.实时显示与记录电路

采用LED制成的七段数码管来表示时钟的时间。

二、霍尔传感时钟的电路分析（含框图）

1.霍尔转速传感器的原理框图（霍尔传感器时钟电路）。

2.电路分析：

当晶体振荡器产生频率为fc的稳定信号，经过放大、整形后换成理想的矩形脉冲信号。若经过分频器所得标准信号的频率fo与要求的时间t相对应（t=1/fo），则可以直接驱动控制电路，产生相应的计数、显示、清零和“门”电路的开关控制信号，实现对霍尔集成电路输出的fx的测量和显示。（核心思想）

即：当小、中、大齿轮上的霍尔传感器（转速传感器）记录数据记录时，通过放大电路进入“门”电路，而这时，晶体振荡器产生的频率也经放大、整形后送入“门”电路，这时振荡器产生的频率将传感器输送来的数据处理送入后续电路，即在显示器上显示时钟数据。

三、该时钟电路在不同实践中的扩展和延伸

该设计的优势是不但可以作为时钟，而且只要稍加改进就可以作为定时器；测量距离；测转速；作开关，可谓是功能强大。下面将举一个对该设计稍加该进后测量布匹长度的例子：

测量传感器一侧采用两支霍尔元件，按照一定间隔固定在柱形槽内，其引脚（+5V、GND、A/B）通过软线引至输出插座；另一侧齿轮与转轴通过轴承固定在圆柱形外壳的轴线上。齿轮圆周上均匀嵌上4个圆形磁钢。当电动机启动，转动轴带着齿轮顺时针或逆时针旋转时，A、B两个信号端便会产生具有一定相位差（约90o）的脉冲信号，借助于A、B两相脉冲的超前与滞后关系，可以识别出传感器正转和反转，对A相或B相脉冲计数，就能计算出传感器的旋转圈数，最终折算出布匹的长度。假设滚动轮的外径为D（cm），传感器每周每相各输出4个脉冲（最大测量误差在MCS-51系列单片机片内有2/3个16位定时器/计数器（T0、T1、T2），可用来对外部事件的计数。但每个16位计数器均为加法计数器，无法实现可逆计数。若能将计数器T0作为顺时针方向的计数器，而计数器T1作为逆时针方向的计数器，从而使实际计数值为两个计数器计数值之差，这就要求传感器作顺时针方向旋转时仅计数器T0计数，作逆时针方向旋转时仅计数器T1计数，才能确保可逆计数的实现。我们注意到计数器T0和计数器T1均可以通过片内门控信号（Gate位）置“0”或置“1”来决定是否由外部控制信号（/INT0，/INT1）允许或禁止计数。Gate=0，计数器不受外部控制信号控制。Gate=1，则外部控制信号为高电平时，对应计数器允许计数；外部控制信号为低电平时，对应计数器禁止计数。因为T0、T1是在脉冲信号的下降沿触发内部计数器计数，从两相脉冲时序图3可以看出，当传感器顺时针旋转时，A相脉冲的下降沿落在B相脉冲的高电平区，而传感器逆时针旋转时，B相脉冲的下降沿落在A相脉冲的高电平区。如果将A相脉冲信号连接至单片机的T0（P3.4）端，B相脉冲信号连接至/INT0（P3.2）端；与此同时，将B相脉冲信号连接至单片机的T1（P3.5）端，A相脉冲信号连接至/INT1（P3.3）端。如果传感器作顺时针旋转，在对应每一个A相脉冲下降沿都有/INT0=1（高电平），计数器T0允许计数，则计数器T0对A相脉冲下降沿逐一计数。此时对应每一个B相脉冲的下降沿均因落在A相脉冲的低电平区，即/INT1=0，计数器T1被禁止，计数器T1不会被B相脉冲的下降沿触发计数。同样，如果传感器作逆时针旋转，在对应每一个B相脉冲下降沿都有/INT1=1（高电平），计数器T1允许计数，则计数器T1对B相脉冲下降沿逐一计数。此时对应每一个A相脉冲的下降沿均因落在B相脉冲的低电平区，即/INT0=0，计数器T0被禁止，计数器T0不会被A相脉冲的下降沿触发计数。

参考文献

[1]王学超.过程控制领域内应用现场总线若干问题探讨[J].石油化工自动化,2003(6).

[2]侯国章.测试与传感技术[M].哈尔滨:哈尔滨工业大学出版社,2000:123-134.

[3]赵负图.现代传感器集成电路(图象及磁传感器电路)[M].北京:人民邮电出版社,2000:267-293.

[4]郝芸,彭利标.传感器原理与应用[M].北京:电子工业传版社,2002(5).

时钟电路篇3

关键词：分频；计数；脉冲；振荡

方法一：CD4060、CD4027时钟信号源电路

1HZ时钟信号源实际上就是“秒”信号源。它是电子计时钟表和许多电子仪表和自动测量控制装置中十分重要的时钟信号。这种秒信号源除了某些集成电路设有专门的秒信号发生发生电路外，大多数使用通用数字集成电路来组成。例如用各类门电路，包括施密特门等，将门电路与RC元件或石英晶体组合，组成RC或石英晶体多谐振荡器，通过多级分频取得1HZ的秒时钟信号。其中最常用的秒时钟信号源是由“十四位二进制串联计数器/分频器和振荡器集成电路CD4060”组成的秒时基信号源。对于CD4060来说，它是一只十四位二进制/分频和振荡器集成电路，该电路内含一个十四位二进制计数/分频器和两个独立的反相器。十四级分频器的分频范围为：16―16384。可根据电路需要来选摘不同的分频系数，在一般电子钟表电路中都采用晶振频率为32768HZ的石英晶体，选用16384的分频系数将其分频为1HZ的输出，作为秒时基脉冲信号。其详细引脚功能如下：CD4060为16引脚扁平塑封结构，其中16脚、8脚分别为电源正、负端外，7、5、4、6、14、13、15、1、2、3分别为分频输出端Q4～Q14。其中Q1、Q2、Q3和Q11四个分频端不引出，实际上引出端为10个。12脚为复位端R。其余3个引脚9、10、11则为内部两只反相器外引脚，当用它作为RC振荡器时，9脚接振荡电容，10脚接振荡电阻，11脚接保护电阻。当用作晶体振荡器时，10、11脚之间并接石英晶体和反馈电阻。CD4060作为分频器时，它的分频系数在24～214之间，即从16～16384。当需要在此范围内分频时，可根据分频系数在Q4～Q14之间选择输出端。如果分频系数为2N时，可选择几个Q输出端进行组合。因此为电路的使用提供了很大的方便。

CD4060在组成晶体振荡器时，其震荡频率与所用晶体的故有谐振频率一致；当组成RC振荡器时，其振荡频率可接公式f=1/{2.2RC}来估算。

本电路使用CD4060组成一个石英晶体振荡器，由于采用了电子钟表通用的谐振频率为32768HZ的石英晶体，他的振荡频率为32768HZ，经过内部14级分频后，由Q14输出的脉冲为2HZ。在通过一级二分频器后便得到了标准的“秒”脉冲输出。其电路如（图一）所示。

图中，CD4060的10、11脚间外接一只谐振频率为32768HZ的石英晶体，它和内部的反相器组成一个高精度的石英晶体谐振器。由振荡器产生的32768HZ的振荡脉冲，通过内部14级分频后，又3脚输出。由CD4060的引脚功能图可得知，它的3脚为Q14，其分频系数为16384，因此经分频后输出的频率为2HZ。

由CD4060输出的2HZ脉冲信号，通过一只二分频器分频后，得到了1HZ的秒信号。

本电路使用一只双JK触发器CD4027组成的双稳态触发器，做二分频器，分频后的秒信号1脚输出。

双JK触发器内含两个独立的JK型触发器，它是由D触发器演变而成的，即在D触发器的D端增加一个控制门后形成的。该控制门将原来的D输入端分成J、K两个输入端，在原来各输入端工作状态不变的基础上，当J端为高电平时，在时钟脉冲上升沿的作用下，Q端输出高电平；当K端为高电平时，在时钟脉冲的作用下，Q端输出低电平。

本电路使用了JK触发器中的第二个触发器，将其J2（6脚）、K2（5脚）端接高电平，R2（4脚）、S2（7脚）端接低电平，时钟脉冲输入端CP2（3脚）接2HZ脉冲输出端，分频后的1HZ脉冲由Q2（1脚）端输出。

振荡电路中所接的微调电容C2为频率校准电容。用来校准因各种因素造成的振荡频率的偏差，使电路输出准确的“秒”信号。

由以上波形分析可知，当外来脉冲信号加入74LS90异步十进制计数器14脚（CP端）则可以根据（图三）的波形得到Q0（14脚）的输出。即当CD4060经过内部14级分频后，由其Q14端输出一个2HZ脉冲加在74LS90异步十进制计数器的14脚（CP端），则可以由其Q0（14脚）端输出一个1HZ的时钟脉冲。其之间的关系由（图四）所示。其中图中的74LS00是为为了防止按键抖动而设置的，其内部为四个与非门电路组成，而本图中只用了其中一个，即（1、2脚为输入，3脚为输出），R2为反馈电阻，与32768晶振配合使用。起到一个反馈作用。74LS90的3脚为R0B复位端，7脚为SOB置位端，10脚为接地端，5脚接电源。

参考文献

时钟电路篇4

时钟系统是微控制器（MCU）的一个重要部分，它产生的时钟信号要贯穿整个芯片。时钟系统设计得好坏关系到芯片能否正常工作。在工作频率较低的情况下，时钟系统可以通过综合产生，即用Verilog／VHDL语言描述电路，并用EDA工具进行综合。然而，用工具综合存在电路性能低、优化率不高的问题，不适合应用在各种高性能微处理器芯片上。而采用人工设计逻辑并手工输入电路图甚至物理版图的方式，能使设计的电路灵活，性能更好。基于这些考虑，设计了一个MCU时钟系统。

1 基本时钟输入的选择

CPU核分微处理器（MPU）和微控制器（MCU），两者的基本时钟一般都以单频方波的形式提供。时钟有三种产生方式：

（1）用晶体振荡器产生精确而稳定的时钟信号；

（2）用压控振荡器产生可调频率范围较宽的时钟信号；

（3）结合以上两种技术，用压控振荡器生成时钟信号。

基本时钟信号的产生可以有芯片外和芯片内两种方法。但是时钟信号必须是稳定的信号，对于稳定度要求特别高的场合（如MPU和MCU），采用芯片外提供是必不可少的。故本设计采用外接晶振的方法。

2 两相时钟方案

时钟技术是决定和影响电路功耗的主要因素，时钟偏差是引起电路竞争冒险的主要原因。为了消除竞争、提高频率、降低功耗，在基本时钟方案方面，MPU和MCU一般有三种选择：单相时钟、多相时钟和沿触发方案。在当前的设计中，沿触发方案由于在数据传递方面有一定困难已很少被使用。单相时钟方案因为在时序和传输上比较简单可靠，在所有的方案中使用的晶体管也是最少，所以被一些高性能芯片使用，如DEC公司?现被HP公司并购?的Alpha21664微处理器。但是，对CMOS电路来说，采用单相时钟就无法使用动态电路，而且因组合逻辑块中逻辑元件的速度高低都受到限制而呈现困难。

图1是一个单相有限状态机，圆圈内为组合逻辑块CL。

    设TL＋TH＝TP，其中TP为时钟周期，TH和TL分别为时钟高电平和低电平时间。如果要使时钟定时与数据无关，则最长的传播延迟必须小于TP，信号（甚至可能是由于内部竞争冒险产生的尖峰所造成的假信号）到达CL输出端可能取的最短时间必须大于TH。令τCL代表CL延迟范围，则：

TH ＜ τCL ＜ TP （1）

（1）式表明，信号通过CL的每一个延迟都必须介于TH和TP之间。正是这种双边约束特性使单相时钟难以实现。对于多相时钟，则可以消除这种双边约束，而使其转化为单边约束。图2（a）所示为采用两相非重叠时钟Φ1和Φ2（Φ1×Φ2＝0），对应时钟波形示于图2（b），T1和T3分别是Φ1和Φ2为高电平时的时间，T2是Φ1到Φ2之间电平为低的时间，T4则是Φ2到Φ1之间电平为低的时间。当Φ2电平变高时信号开始通过CL传输，并且必须在Φ1电平变低之前结束。于是得：

τCL＜T1＋T3＋T4 或 τCL＜Tp－T2    （2）

其中，Tp＝T1＋T2＋T3＋T4

图4 二分频电路及时钟驱动器

    这样就可把双边约束（1）式简化为单边约束（2）式了。无论是有效信号或是无效信号，都可以以任意快的速度通过CL而不会造成竞争。

当然，相数过多又会使设计复杂度提高，因此这里选择了两相不重叠时钟。

3 时钟系统逻辑电路设计

3．1 两相不重叠时钟产生的方法

两相不重叠时钟产生电路如图3所示。clk为外部晶振产生的送入MCU的单相时钟，I1是MCU内部产生的保护信号，正常工作时I1为低电平，发生故障时?如由于噪声干扰导致PSEN和RD、WR同时有效的错误发生时?I1变成高电平而关闭时钟；当系统复位时，会使得图3中I1为低电平，恢复clk的输入。由于正常情况下PD为低电平，所以clk等同于经过三个非门变成图中的单相输入信号，加到用“或非”门交叉而构成的R－S触发器，单相时钟从左边加到一个“或非”门上，反相后加到另一个“或非”门上，这样得到的CK1和CK2是不重叠的。单相时钟与双相时钟的对应关系如图3所示。

当信号V变成高电平时（因为正常工作时PD一直保持为0），M1管关断，信号就一直保存在静态锁存器中。每当时钟信号变高时，就把静态锁存器的输出传给W，使得W一直处于低电平而不影响“或非”门A1，故图3中A1可以简化为二输入。

在时钟受到一个逻辑信号（也就是门控时钟）控制的情况下，可能会有一些动态节点不被刷新。为了避免这种错误，采用由一个NMOS控制管M2加两个交叉耦合反相器组成静态锁存器。其中反馈管采用的倒比W／L很小（＜1），可以作为电平恢复器件，这样有利于保存信息。

3．2 二分频电路

通常把一周期指令的执行时间称为一个机器周期，并进一步划分为2～6个状态（高速MCU到标准MCU），每一状态有两相时钟，即为两个节拍，每个节拍持续一个振荡周期。如何向芯片内部提供一个两节拍的时钟信号呢？这就需要二分频电路对外部振荡信号进行分频，使得在每个时钟的前半周期，节拍1信号有效；后半周期，节拍2信号有效。

二分频电路是由两个静态锁存器组成的触发器，如图4所示。其中CK1和CK2是两相不重叠时钟，当CK1＝0，CK2＝1时，静态锁存器b的输出经过一个反相器提供CK3和CK4，使得CK3＝0，CK4＝1；经过半个周期后，CK1＝1，CK2＝0，M4断开，低电平信号存储在静态锁存器a中，使CK3的值不变，这样CK3延续了一个周期的低电平（高电平），就形成了两分频，如此形成的时钟信号周期增加一倍。CK4由CK3经过一个反相器形成，两者相位相反。

3．3 时钟驱动器及分配

影响时钟偏差主要有以下几个因素：

·连接时钟数的连线；

·时钟数的拓扑结构；

·时钟的驱动；

·时钟线的负载；

·时钟的上升及下降时间。

在MCU内部，时钟信号要驱动大的负载，是负载最重的信号，有可能导致电路延时和时钟偏差。消除的方法之一是增强驱动能力。设计的驱动器如图4（二分频电路除外）所示。最初的时钟信号由二分频电路输出的CK3和CK4提供。值得注意的是，为了提高翻转速度增加了旁路管，即PMOS晶体管M5、M7和NMOS晶体管M6、M8，而且它们的W／L比要取得足够大?如设计的为350／1，这样就不需要外部附加自举电容。当然为了防止导通电流过激（di／dt），可以加入电阻起稳定作用。该时钟驱动器的一个重要特点，就是所产生的两相不重叠时钟的相位与时钟负载无关，输出Clk3和Clk4能高到VDD电平和低到地电平。

图6 IDL控制通生CPU内部的时钟信号

    在MCU内部合理分配时钟网络。通常有两种方法：线形缓冲和树形缓冲。考虑到MCU内部时钟负载比较大，采用图5所示的树形缓冲将时钟电路分成若干分支。时钟分配的各个分支在各级之间具有相同的相对扇出，同时每个分支所带负载数目基本相同，因为不平衡的分支是时钟歪斜的主要原因。

3．4 低功耗设计

低功耗设计要求时钟网络尽量简单，晶体管尺寸尽量小，并且应尽量减少不必要的电路节点翻转，所以设计的MCU一方面要大量采用只有三个元件组成的静态锁存器，参见图3；另一方面要有三种工作功率管理模式，即正常、空闲、掉电三种方式，以满足低功耗方式的应用。因此，内部所使用的时钟分三类，第一类送入部分控制器和数据通道（CPU核），在低功耗方式（空闲）下时钟关闭，如图6中的Clk5和Clk6；第二类用于控制定时器，如Clk1和Clk2；第三类则用于控制中断电路和串行口的时钟，如Clk3和Clk4。后两类不受低功耗方式的限制。

（1）在掉电方式（PD＝1）下，时钟信号发生器及内部所有的功能部件都停止工作。如图3所示，PD＝1时，封锁一个“与非”门和一个“或非”门，使V一直为低电平，输给R－S触发器的单相时钟的状态被固定，或为低电平或为高电平，这样整个芯片的时钟信号被冻结。

（2）在空闲方式（IDL＝1）下，时钟信号继续提供给中断逻辑、串行口、定时器，但CPU 的时钟被切断了。如图6所示，IDL＝1时，“或非”门输出为低电平，“与非”门输出为高电平，通过时钟驱动器使得Clk5＝1、Clk6＝0，这样通往CPU的信号就被冻结了。

图7 用CSMC 0.6um工艺库对时钟电路的逻辑仿真

时钟电路篇5

1基本时钟输入的选择

CPU核分微处理器（MPU）和微控制器（MCU），两者的基本时钟一般都以单频方波的形式提供。时钟有三种产生方式：

（1）用晶体振荡器产生精确而稳定的时钟信号；

（2）用压控振荡器产生可调频率范围较宽的时钟信号；

（3）结合以上两种技术，用压控振荡器生成时钟信号。

基本时钟信号的产生可以有芯片外和芯片内两种方法。但是时钟信号必须是稳定的信号，对于稳定度要求特别高的场合（如MPU和MCU），采用芯片外提供是必不可少的。故本设计采用外接晶振的方法。

2两相时钟方案

时钟技术是决定和影响电路功耗的主要因素，时钟偏差是引起电路竞争冒险的主要原因。为了消除竞争、提高频率、降低功耗，在基本时钟方案方面，MPU和MCU一般有三种选择：单相时钟、多相时钟和沿触发方案。在当前的设计中，沿触发方案由于在数据传递方面有一定困难已很少被使用。单相时钟方案因为在时序和传输上比较简单可靠，在所有的方案中使用的晶体管也是最少，所以被一些高性能芯片使用，如DEC公司现被HP公司并购的Alpha21664微处理器。但是，对CMOS电路来说，采用单相时钟就无法使用动态电路，而且因组合逻辑块中逻辑元件的速度高低都受到限制而呈现困难。

图1是一个单相有限状态机，圆圈内为组合逻辑块CL。

设TL＋TH＝TP，其中TP为时钟周期，TH和TL分别为时钟高电平和低电平时间。如果要使时钟定时与数据无关，则最长的传播延迟必须小于TP，信号（甚至可能是由于内部竞争冒险产生的尖峰所造成的假信号）到达CL输出端可能取的最短时间必须大于TH。令τCL代表CL延迟范围，则：

TH＜τCL＜TP（1）

（1）式表明，信号通过CL的每一个延迟都必须介于TH和TP之间。正是这种双边约束特性使单相时钟难以实现。对于多相时钟，则可以消除这种双边约束，而使其转化为单边约束。图2（a）所示为采用两相非重叠时钟Φ1和Φ2（Φ1×Φ2＝0），对应时钟波形示于图2（b），T1和T3分别是Φ1和Φ2为高电平时的时间，T2是Φ1到Φ2之间电平为低的时间，T4则是Φ2到Φ1之间电平为低的时间。当Φ2电平变高时信号开始通过CL传输，并且必须在Φ1电平变低之前结束。于是得：

τCL＜T1＋T3＋T4或τCL＜Tp－T2（2）

其中，Tp＝T1＋T2＋T3＋T4

图4二分频电路及时钟驱动器

这样就可把双边约束（1）式简化为单边约束（2）式了。无论是有效信号或是无效信号，都可以以任意快的速度通过CL而不会造成竞争。

当然，相数过多又会使设计复杂度提高，因此这里选择了两相不重叠时钟。

3时钟系统逻辑电路设计

3．1两相不重叠时钟产生的方法

两相不重叠时钟产生电路如图3所示。clk为外部晶振产生的送入MCU的单相时钟，I1是MCU内部产生的保护信号，正常工作时I1为低电平，发生故障时如由于噪声干扰导致PSEN和RD、WR同时有效的错误发生时I1变成高电平而关闭时钟；当系统复位时，会使得图3中I1为低电平，恢复clk的输入。由于正常情况下PD为低电平，所以clk等同于经过三个非门变成图中的单相输入信号，加到用“或非”门交叉而构成的R－S触发器，单相时钟从左边加到一个“或非”门上，反相后加到另一个“或非”门上，这样得到的CK1和CK2是不重叠的。单相时钟与双相时钟的对应关系如图3所示。

当信号V变成高电平时（因为正常工作时PD一直保持为0），M1管关断，信号就一直保存在静态锁存器中。每当时钟信号变高时，就把静态锁存器的输出传给W，使得W一直处于低电平而不影响“或非”门A1，故图3中A1可以简化为二输入。

在时钟受到一个逻辑信号（也就是门控时钟）控制的情况下，可能会有一些动态节点不被刷新。为了避免这种错误，采用由一个NMOS控制管M2加两个交叉耦合反相器组成静态锁存器。其中反馈管采用的倒比W／L很小（＜1），可以作为电平恢复器件，这样有利于保存信息。

3．2二分频电路

通常把一周期指令的执行时间称为一个机器周期，并进一步划分为2～6个状态（高速MCU到标准MCU），每一状态有两相时钟，即为两个节拍，每个节拍持续一个振荡周期。如何向芯片内部提供一个两节拍的时钟信号呢？这就需要二分频电路对外部振荡信号进行分频，使得在每个时钟的前半周期，节拍1信号有效；后半周期，节拍2信号有效。

二分频电路是由两个静态锁存器组成的触发器，如图4所示。其中CK1和CK2是两相不重叠时钟，当CK1＝0，CK2＝1时，静态锁存器b的输出经过一个反相器提供CK3和CK4，使得CK3＝0，CK4＝1；经过半个周期后，CK1＝1，CK2＝0，M4断开，低电平信号存储在静态锁存器a中，使CK3的值不变，这样CK3延续了一个周期的低电平（高电平），就形成了两分频，如此形成的时钟信号周期增加一倍。CK4由CK3经过一个反相器形成，两者相位相反。

3．3时钟驱动器及分配

影响时钟偏差主要有以下几个因素：

·连接时钟数的连线；

·时钟数的拓扑结构；

·时钟的驱动；

·时钟线的负载；

·时钟的上升及下降时间。

在MCU内部，时钟信号要驱动大的负载，是负载最重的信号，有可能导致电路延时和时钟偏差。消除的方法之一是增强驱动能力。设计的驱动器如图4（二分频电路除外）所示。最初的时钟信号由二分频电路输出的CK3和CK4提供。值得注意的是，为了提高翻转速度增加了旁路管，即PMOS晶体管M5、M7和NMOS晶体管M6、M8，而且它们的W／L比要取得足够大如设计的为350／1，这样就不需要外部附加自举电容。当然为了防止导通电流过激（di／dt），可以加入电阻起稳定作用。该时钟驱动器的一个重要特点，就是所产生的两相不重叠时钟的相位与时钟负载无关，输出Clk3和Clk4能高到VDD电平和低到地电平。

图6IDL控制通生CPU内部的时钟信号

在MCU内部合理分配时钟网络。通常有两种方法：线形缓冲和树形缓冲。考虑到MCU内部时钟负载比较大，采用图5所示的树形缓冲将时钟电路分成若干分支。时钟分配的各个分支在各级之间具有相同的相对扇出，同时每个分支所带负载数目基本相同，因为不平衡的分支是时钟歪斜的主要原因。

3．4低功耗设计

低功耗设计要求时钟网络尽量简单，晶体管尺寸尽量小，并且应尽量减少不必要的电路节点翻转，所以设计的MCU一方面要大量采用只有三个元件组成的静态锁存器，参见图3；另一方面要有三种工作功率管理模式，即正常、空闲、掉电三种方式，以满足低功耗方式的应用。因此，内部所使用的时钟分三类，第一类送入部分控制器和数据通道（CPU核），在低功耗方式（空闲）下时钟关闭，如图6中的Clk5和Clk6；第二类用于控制定时器，如Clk1和Clk2；第三类则用于控制中断电路和串行口的时钟，如Clk3和Clk4。后两类不受低功耗方式的限制。

（1）在掉电方式（PD＝1）下，时钟信号发生器及内部所有的功能部件都停止工作。如图3所示，PD＝1时，封锁一个“与非”门和一个“或非”门，使V一直为低电平，输给R－S触发器的单相时钟的状态被固定，或为低电平或为高电平，这样整个芯片的时钟信号被冻结。

（2）在空闲方式（IDL＝1）下，时钟信号继续提供给中断逻辑、串行口、定时器，但CPU的时钟被切断了。如图6所示，IDL＝1时，“或非”门输出为低电平，“与非”门输出为高电平，通过时钟驱动器使得Clk5＝1、Clk6＝0，这样通往CPU的信号就被冻结了。

图7用CSMC0.6um工艺库对时钟电路的逻辑仿真

时钟电路篇6

1 引言

随着应用系统向高速度、低功耗和低电压方向的发展，对电路设计的要求越来越高?传统集成电路设计技术已无法满足性能日益提高的整机系统的要求。同时，由于IC设计与工艺技术水平的提高，集成电路规模越来越大，复杂程度越来越高。目前已经可以将整个系统集成在一个芯片上，即片上系统（System on a Chip?缩写为SOC），这种芯片以具有系统级性能的复杂可编程逻辑器件（CPLD）和现场可编程门阵列（FPGA）为主要代表。与主要实现组合逻辑功能的CPLD相比，FPGA主要用于实现时序逻辑功能。对于ASIC设计来说，采用FPGA在实现小型化、集成化和高可靠性系统的同时，还可以减少风险、降低成本、缩短开发周期。

2　系统硬件组成

本文介绍的时钟板主要由于为PET（正电子发射断层扫描仪）的前端电子学模块提供32路系统时钟（62．5MHz）和32路同步时钟（4MHz）。时钟信号之间的偏差要求在2ns之内。为了消除各路时钟信号之间的偏差，文中介绍利用FPGA来实现主时钟的分频、零延时输出和分配，同时利用LVDS技术实现多路时钟的传输的实现方法。图1所示是其硬件设计示意图。

由图1可知，该时钟电路的具体工作原理是：首先由精密晶体振荡器产生62．5MHz的时钟信号，然后经时钟驱动芯片CY2305输入FPGA芯片的时钟引脚GCLK以作为时钟源。该时钟在FPGA芯片内部经DLL（延迟锁定环）模块分别生成62．5MHz的系统时钟和4MHz的同步时钟?LVTTL电平信号?，然后由内部的IOB（输入输出功能模块）分配到64个输出引脚（32路62．5MHz系统时钟和32路4MHz同步时钟），这64路LVTTL电平信号两两进入32块LVDS（两路）驱动转换芯片后，即可转换为LVDS信号并通过差分双绞线传输给前端电子学模块的32块数字电路板。

图2

    2．1 FPGA的结构

单元型FPGA主要由三部分组成：可配置逻辑模块CLB（Configurable Logic Block），输入、输出模块I／OB和可编程连线PI（Programmable Interconnect）。对于不同规格的芯片，可分别包含8×8、20×20、44×44甚至92×92个CLB阵列，同时配有64、160、352、甚至448个I／OB以及为实现可编程连线所必需的其它部件。图2所示是本设计中使用的XC2S30芯片的内部结构。

2．2 Xinlinx公司的SpartanII系列FPGA

Xinlinx公司目前生产的FPGA有两类代表性产品?一类是XC40003／Spartan系列?另一类是Vir-tex／SpartanII系列。这两类产品除具有FPGA的三种基本资源（可编程I／O、可编程逻辑功能模块CLB和可编程布线等）外?还具有片内RAM资源。但两种产品也有所不同。其中XC4000E可以用于实现片内分布RAM，同时专门为实现可编程片上系统开发的Virtex系列，其片内分布RAM和块RAM都可以实现，并可实现片上系统所要求的其他性能，如时钟分配和多种电平接口等特性。SpartanII系列与Virtex系列产品相比，除了块RAM数量少于Virtex系列产品外，其余有关性能（如典型门范围、线宽、金属层、芯内电压、芯片输入输出引脚电压、系统频率和所含DLL个数等）都基本相同，它的一个突出优点（也是本设计选用该系列芯片的主要原因）是：该系列产品是专门为取代掩膜门阵列的低价位FPGA，在达到门阵列数量时，其价格可与门阵列相比。因此，本文介绍的时钟电路的设计选用SpartanII系列FP-GA中的XC2S30－5PQ208芯片来实现。

3　用FPGA实现时钟分频和分配

如图2所示?SpartanII系列芯片内部含有四个全数字延时锁定环（DLL），每一个DLL可驱动两个全局时钟分布网络。通过控制DLL输出时钟的一个采样?可以补偿由于布线网络带来的时钟延时，从而有效消除从外部输入端口到器件内部各个时钟负载的延时。DLL除提供对用户输入时钟的零延时之外，还具有时钟倍频和分频功能。它可以对时钟源进行两倍频和1．5、2、3、4、5、8或16分频。本设计就是利用DLL的零延时和分频功能来实现对62．5MHz时钟的输出和16分频后4MHz（约）时钟的输出。

3．1 数字延时锁定环（DLL）的结构原理

图3是一个DLL的内部原理框图，它由各类时钟延时线和控制逻辑组成。延时线主要用于对时钟输入端CLKIN产生一个延时。通过器件内部的时钟分布网络可将该输入时钟分配给所有的内部寄存器和时钟反馈端CLKFB。控制逻辑则主要用于采样输入时钟和反馈时钟以调整延时线。这里所说的延时线由压控延时或衰减延时组件构成，SpartanII系列芯片选用了后者。DLL可在输入时钟和反馈时钟之间不停地插入延时，直到两个时钟的上升沿同步为止。当两时钟同步时，DLL锁定。在DLL锁定后，只要输入时钟没有变化，两时钟就不会出现可识别偏差。因此，DLL输出时钟就补偿了时钟分布网络带来的输入时钟延时，从而消除了源时钟和负载之间的延时。

3．2 DLL功能的实现

SpartanII系列芯片内含专门实现DLL功能的宏单元模块BUFGDLL，其结构简图如图4所示。该模块由IBUFG、CLKDLL和BUFG三个库元件组成?其原理框图如图5所示。图5中，CLKDLL库元件用于实现DLL的主要功能?包括完成时钟的零延时输出、时钟的倍频以及分频和镜像操作。而IBUFG和BUFG则分别实现外部时钟的输入以及将输出时钟分配到芯片引脚。本设计的时钟分频就是将62．5MHz的时钟由IBUFG输入?经CLKDLL分频后再由CLKDV端传给BUFG?然后经片内IOBUF分配到芯片的普通I／O输出引脚。

4　软件实现

在设计的总体构思和器件选择完成后，必须进行的工作是建立设计输入文件，该文件主要用于描述所设计电路的逻辑功能。这里使用的是XILINX公司提供的开发工具FOUNDATION 4．1。本设计采用硬件描述语言VHDL来设计，其部分程序如下：

entity lvds is

port (

pclk: in STD LOGIC;

pclk_62: out std_logic_vector(31 downto 0);?

pclk_4: out std_logic_vector(31 downto 0));

end lvds;

architecture lvds_arch of lvds is

component clkdll

port( clkin: in std_logic;

clkfb : in std_logic;

rst: in std_logic;

clk0: out std_logic;

clk90 : out std_logic;

clk180: out std_logic;

clk270: out std_logic;

clk2x : out std_logic;

clkdv: out std_logic;

locked: out std_logic);

end component;

begin

reset n＜＝‘0＇ ；

uibuf : ibufg port map (

i ＝＞ pclk,

o ＝＞ clk);

udll: clkdll port map( clkin ＝＞ clk,

rst ＝＞ reset_n,

clkfb ＝＞ clkfb,

clk0 ＝＞ clk0,

clk90 ＝＞ open,

clk180 ＝＞ open,

clk270 ＝＞ open,

clk2x ＝＞ clk2x,

clkdv ＝＞ clkdv,

locked ＝＞ locked

);

bufg_clk0: bufg port map ( i ＝＞ clk0,

o＝＞clk_int2;

);

clkfb＜＝clk_int2;

process(clk2x);

begin

if clk2x′event and clk2x＝′1′ then

clk_int ＜＝clk int2；

clk_int3＜＝ clkdv；

pclk_62（0）＜＝clk_int；

pclk_62（1）＜＝clk_int；

…

…

pclk_62（31）＜＝clk_int；

pclk_4（0）＜＝clk_int3；

pclk_4（1）＜＝clk_int3；

…

…

pclk_4（31）＜＝clk_int3；

end if；

时钟电路篇7

关键词：EWB仿真软件，电子时钟，设计

 

1.引言

随着电子技术和计算机技术的发展，电子产品已与计算机紧密相连，电子产品的智能化日益完善，电路的集成度越来越高，而产品的更新周期越来越短。电子设计自动化技术，使得电子线路的设计人员能在计算机上完成电路的功能设计、逻辑设计、性能分析、时序测试直至印刷电路板的自动设计。EDA是在计算机辅助设计（CAD）技术的基础上发展起来的计算机设计软件系统。与早期的CAD软件相比EDA软件的自动化程度更高、功能更完善，而且操作界面友善，有良好的数据开放性和互换性。

EWB仿真软件是常用的EDA软件之一。它是 Electronics Work Bench的简称，中文名称为“电子工程师仿真工作室”，是一种虚拟的电子工作平台。其仿真功能十分强大，能接近100%地仿真出实际电路的结果，它就像实验室桌面那样，提供示波器、信号发生器、扫频仪、逻辑分析仪、数字信号发生器、逻辑转换器、万用表等实验室必备仪器、仪表等。EWB软件具有以下特点：(1)采用直观的图形界面创建电路。，EWB仿真软件。。它在计算机屏幕上模仿真实实验室的工作台，绘制电路图需要的元器件和电路仿真需要的测试仪器均可直接从屏幕上选取。(2)软件仪器的控制面板外形和操作方式都与实物相似，可以实时显示测量结果。(3)带有丰富的电路元件库，提供多种电路分析方法。器件库没有的元器件还可以由外部模块导入，因此元器件选择范围很广，参数还可以十分方便的修改，不用像实际操作那样，因多次把原件焊下而损坏元器件和电路板，从而使电路调试变得方便快捷。，EWB仿真软件。。(4)可同其它流行的电路分析、设计和制版软件交换数据。（5）EWB是一个优秀的电子技术训练工具，利用它提供的虚拟仪器可以用比实验室中更灵活的方式进行电路实验，可以仿真电路的实时运行情况，有助于使用者熟悉常用的电子仪器测量方法。

随着EDA技术的发展，利用电脑辅助设计进行电路模拟与分析，并进行输入与输出信号响应的验证，可有效地节省产品开发的时间与成本。本文采用电子设计平台EWB9.0，设计了可实现24小时制的功能可扩展的电子时钟。

2. 设计方案

24小时制的功能可扩展的电子时钟主要由时钟模块、显示模块、基准信号模块和功能扩展模块几部分组成。，EWB仿真软件。。其结构示意图如图1所示。首先通过基准信号模块产生标准的秒信号，然后通过六十进制计数器实现秒信号和分信号，通过二十四进制计数器实现时信号，而每种计数器又都是利用74ls160芯片的异步清零端实现。最后通过译码显示电路加以显示。在此基础上可以适当增加一些模块如调时、闹钟等，使得该时钟电路的功能进一步完善，

图1 电子钟表的设计框图

3. 时钟电路设计和仿真

(1)时间基准电路

时间基准电路主要用于实现电子时钟的秒输入信号，其频率为1HZ，其主要原理是首先石英晶体振荡器产生震荡信号，然后通过分频最终产生标准的秒信号，供时钟模块中的计数器使用。其原理如图2所示

(2)时钟+显示模块

时钟模块包括时信号、分信号和秒信号的实现，可以通过六十进制计数器实现秒信号和分信号，通过二十四进制计数器实现时信号。分信号和秒信号的实现如图3所示，分信号和秒信号的十位信号是利用异步十进制计数器74ls290芯片的异步清零端（R01和R02）实现六进制，个位信号利用异步十进制计数器74ls290芯片直接输出产生；时信号是利用十进制计数器74ls160芯片的异步清零（CLR）功能实现二十四进制；最后将秒信号、分信号和时信号连接到一起，就组成了一个基本的电子时钟电路。如图4所示。

图3 电子时钟表分、秒计数器模块

图4 电子时钟电路

(3)功能扩展模块

以上电路的实现了一个基本的数字电子时钟，但是其功能比较单一，只实现了电子时钟的显示，为了使该电路的功能更加完善，可以增加调时、闹钟、整点报时等模块来增加该电子时钟的功能。，EWB仿真软件。。

4.结束语

使用EWB软件，可方便地在计算机上进行电路设计、仿真，其电路结构及设计观念可以很容易地被修正；也可方便地更换所需要的元件。，EWB仿真软件。。通过模拟可快速地反映出所设计电路的性能。，EWB仿真软件。。本文给出利用仿真软件EWB进行数字电子时钟设计的实例，该电子时钟的设计无需编程语言，利用了基本的集成芯片及电路元件，具有设计简单、使用方便、性能可靠、成本低的特点，实现了电子手表的计时功能，在此基础上增加一些简单的模块，即可实现一个功能完善的电子手表，具有很强的实用性。

参考文献

[1]康华光.电子技术基础数字部分（第四版）.北京：中国高等教育，2000。

[2]薛鹏骞等.电子与通信电路计算机仿真一EWB虚拟实验室[M]．北京：煤炭工业。

[3]时述有,张昕,毕娟.EWB在电工电子实验教学中的应用[J].丹东纺专学2004(4)。

[4]徐凡.电子电路的EWB仿真分析与设计[J]．电子元器件应用，2006(9)：72—74。

时钟电路篇8

1 概述

ADS1202是一种高精度、80dB动态范围的Δ-∑调节器，其工作电源为+5V。该芯片的差分输入端可直接与传感器或低电平信号相连，并具有合适的数字滤波器和调制速率，可以完成16-bit模数变换（A/D），而且不会遗漏代码。在调节速率为10MHz、数字滤波器带宽为10kHz情况下，该器件可保持12bit的有效分辨率。ADS1202适合用于中等分辨率的测量，其应用领域包括：电机电枢电流测量、通用电流测量、精密转换测量、工业过程控制、重量测量、印刷和便携仪器、压力传感器测量等。

2 主要特性及内部结构

ADS1202是单通道、2阶、CMOS模拟调节器，主要特性如下：

*具有16bit分辨率；

*具有13bit线性度；

*具有分辨率/速度交替切换功能：10bit有效分辨率时具有20μs的信号延迟；12bit有效分辨率时具有77μs的信号延迟；

*使用5V单电源是的输入范围为±250mV；

*增益误差为2%；

*具有四种不同方式的串行接口；

*可由分解相位或曼彻斯特译码实现成对的二进制译码，适用于一线接口连接。

    ADS1202采用8脚TSSOP封装，其外形和管脚排列图1所示，各管脚的功能如表1所列，由于ESD可能造成器件损坏，故在使用时要采取适当的防范措施。

表1 管脚功能

管脚号管脚名管脚功能1MO方式输入2VIN+同相模拟输入端3VIN-反相模拟输入端4M1方式输入5GND电源地6MDAT调制器数据输出端7MCLK调制器时钟输入或输出8VDD电源、+5VADS1202的内部电路结构如图2所示，从图中可以看出：该芯片由2阶Δ-∑调节器、20MHz的RC振荡器、接口电路、2.5基准电压源以及一个缓冲器组成。应用时，芯片的工作电压不允许超过6V，数字输入电压范围：GND-0.3V~VDD+0.3V，模拟输入电压范围：GND-0.4V~VDD+0.3V，芯片的功耗为0.25W。

3 工作原理

ADS1202用一个用关电容电路来完成差分模拟输入，这个开关电容可实现2阶调节过程，它可将输入信号数字经为一个1-bit数字流。取样时钟信号（MCLK）提供开关电流网络，而调帛时钟信号用于A/D变换过程，也作为输出的数据帧时钟，时钟源可位于芯片内部也可位于芯片外部。时钟的差频允许随着解决方案和信号带宽变化。模拟输入信号被调节器连续取样并与内部基准电压进行比较。数字流出现在变换器的输出端，它精确地表示了模拟输入电压随时间的变化情况。

3．1 模拟输入

ADS1202的模拟输入完成基于微分调节器结构。这个输入级可实现低系统噪音、高共模抑帛比（90dB）和极佳的电源抑制比。模拟输入端的输入阻抗由输入电容和调节器的时钟频率决定，调节器的时钟频率也是调节器的取样频率。ADS1202的基本输入结构如图3所示，输入阻抗和调节器时钟频率之间的关系是：

AIN（Ω）=10 12/7fMCLK(MHz)

    设计中应考虑输入阻抗的影响，由于输入级的源极阻抗很高。因此，信号经过这个外部源极阻抗时将有一部分损失。对ADS1202的模拟输入信号有两个限制，一是决不允许进出模拟输入端的电流超过10mA。二是绝对输入电压要保持在规定的范围内，如果输入电压超过了此限制，变换器前端的保护二极管将导通。此外，把加到任一输入端上的电压维持在规定的-320mV~+320mV范围内时，可确保器件的线性度。

3．2 调节器

在以方式3工作时，调节器的取样频率（CLK）范围在几MHz~12MHz之间。根据时钟应用的要求可以减小MCLK频率，但外部的MCLK必需为调节器频率的两倍。调帛技术基于2阶、充电平衡A/D变换器，其设计构想如图4所示。1bit数据变换器（DAC）的模拟输入电压和输出电压被积分后，在X2和X3处提供了一个模拟电压。这一模拟电压出现在他们各自的积分器上，这些积分的输出以正或负方向变化。当X4处的信号值等于比较器的基准电压时，比较器的输出从负变为正或从正变为负由它的初始状态决定。当比较器的输出值从高变为低时，1bit DAC对下一个时钟脉冲的响应由X6处的模拟输出电压充电决定，促使积分相应的方向进行。调节器对积分器前端的反馈将迫使积分器输出端的值去跟踪输入的平均值。

    3．3 数字输出

当一个外部时钟提供给MCLK时，它被用来作为芯片的系统时钟，也可作为数据输出的帧时钟。调节器输出端的数据是一个串行流，可通过MDAT管脚在MCLK的下降沿读取。理论上，0V的输入差分信号将产生一连串1和0，其中50%的时间是高电平，50%的时间是低电平。而256mV的差分输入信号将产生一连串1和0，其中80%的时间是高电平；相应的，-256mV的差分输入信号以及产生的一串1和0中，有20%的时间是高电平，输入电压与输出调制信号的关系如图5所示。

3．4 数字接口电路

使用加到调节器的时钟信号（CLK）对与Δ-∑调节器输入端相连的模拟信号进行变换，以从Δ-∑调节器输出数据。大多数应用中，将Δ-∑调节器和DSP或单片机直接相连以提供两个标准信号。MDAT和MCLK信号提供了最简易的连接方法，如果要减少连线的数量，两个信号有时不是最理想的解决办法。

在精确取样瞬间，接收器、DSP或其它控制设备必须对来自调节器的输出数据信号进行取样。要做到这一点，必须对接收器的时钟信号进行取样，以便与发送器的时钟信号同步。而Δ-∑调节器时钟信号、接收器、滤波器、以及时钟必须同步。可用三种方式来获得这种同步：第一种方式是用Δ-∑调节器和滤波器接收来自主时钟的时钟信号；第二种方式是由Δ-∑调节器发送与数字信号在一起时钟信号；第三种方式是用滤波器获得来自接收波形本身的时钟信号。最佳的解决方案是使用带有灵活接口的Δ-∑调节器ADS1202，它在输出线MCLK和MDAT上可能提供灵活的输出形式，因此适用于不同的工作方式。可用控制信号管脚M0和M1来选择提供的信号类型。

    3．5 灵活的接口电路

ADS1202灵活的接口电路如图6所示。控制信号M0和M1进入解调器，解调输入码并选择所需的工作方式。来自解码器的五个解码信号分别控制RC振荡器、多路复用器MUX1、MUX2、MUX3以有MUX4。当使用内部RC振荡器时，来自解码器的控制信号可控制RC振荡器。同时，MUX1用INTCLK信号作MUX1输出信号的信号源，被送至编码产生器。如果使用外部时钟，则来自解码器的控制信号将使内部的RC振荡器禁用，并确定MUX1的位置。以便于EXTCLK提供MUX1的输出信号作为编码产生器的输入。

MUX2可用于选择输出时钟OCLK。设计时，可使用来自解码器的控制信号控制输出时钟。本设计中的两个信号均来自编码产生器，其中一个是一半的时钟频率（CLK/2），另一个是四分之一的时钟频率（CLK/4），这两个时钟即可用作MUX2的输入时钟信号。在OCLK信号上，根据CLK/2或CLK/4入时钟信号。在OCLK信号上，根据CLK/2和CLK/4控制信号将选择两种不同的输出方式。编码产生器接收来自MUX1的时钟信号并把产生的Δ-∑调制时钟分成CLK/2和CLK/4时钟。同时，来自Δ-∑调节器的连续的数据串被编码器精心处理，以产生成对的二进制码，然后由编码器输出到MUX3。

MUX3用于选择输出bit连续数据MDAT的来自。来自解码器的控制信号控制MDAT的来源。进入MUX3的两个信号一个直接来自于Δ-∑调节器，另一个来自于编码器。

解码器的控制信号可以对MDAT信号选择两种不同的输出方式：即Δ-∑调帛器的一位连续数据，或相同信号的成对二进制码。来自解码器的最后一个控制信号用于控制MUX4，MUX2则用于选择输入或输出时钟、MCLK信号。解码器的控制信号控制着时钟的方向，从MUX2进入MUX4的一个信号作为时钟信号OCLK，另一个信号离开MUX4，并提供一个输入给MUX1作为外部时钟EXTCLK。来自解码器的控制信号MCLK的方式，有两种：可以选择两种不同的方式，一种是内部时钟信号的输出，另一种是外部时钟信号的输入。使用五个控制信号的解码电路，可通过多路复用器设定理想的工作方式。

3．6 工作方式的设置

ADS1202有四种工作方式可供选择，具体选哪一种由管脚M0和M1来决定，其选择方式如表2所示。

表2 工作方式的选择

方  式定    义M1M00内部时钟、同步数据输出低低1内部时钟、同步数据输出、1/2时钟频率低高2内部时钟、曼彻斯特码输出高低3外部时钟、同步数据输出高高4 应用设计实例

ADS1202以方式0工作时的典型应用电路如图7所示。该电路通过分流电阻RSENSE来测量电机的电枢电流。为了得到更好的性能，信号先要被滤波。R2和C2用于滤除同相输入端上的噪声，R3和C3用于滤除后相输入端上的噪声，而C4与R2、R3相结合则可用来滤除共模输入噪声。在这个电路中，分流电阻经三条线与ADS1202相连。

芯片的工作电源取自于IGBT上面的驱动电源，为了对电源滤波，建议连接一个0.1μF的去耦电容，如要更好的滤波，可以另外再加一个1μ~10μF的电解电容。ADS1202的工作方式控制管脚M0和M1都要接低电平。两个输出信号MCLK和MDAT都要直接与光电耦合器相连，因为输出级有能力去提供和吸入相同的电流，所以连接光电耦合器可以传输正向或反向信号，而不需要给光耦二极管并联放电电阻，原因是输入驱动器有能力保持LED二极管输出放电。数字信号处理芯片（DSP）C28X或C24X可以直接连到光耦的两个通道的输出端，在这个电路中，到达C28X或C24X的信号是标准的Δ-∑调制信号，并直接与SPICLK和SPISMO引脚相连。Δ-∑变换器不需要有串行数据的字同步。

图7

    当需要减少元件时，ADS1202以方式2工作时的电路如图8所示。图中，管脚M1为高电平，而M0为低电平，仅同相输入信号要被滤波，R2和C2用于滤除同相输入端上的噪声，反相输入端直接与GND管脚相连。来自ADS1202的输出信号是曼彻斯特码，在这种情况下仅传输一路信号，因此可用一个光电耦合器通道来代替两个通道。

5 设计印刷电路板时应注意的问题

5．1 工作电源

在设计印刷电路板时，通常仅需要VDD一个电源，如果在线路板上有分开的模拟和数字电源，那么将ADS1202电源同模拟电源相连较为适宜。控制噪音的另一种方法是在ADS1202电源上连接一个10Ω电阻。在ADS1202的电源管脚上连接一个电阻和去耦电容可获得更好的滤波效果。使用的模拟电源必须稳定性好、噪声低。对ADS1202来说，更高的分辨率及电源抑制比将是十分必要的。数字电源含有高频噪声，有可能耦合到ADS1202的模拟部分。这种噪音可能来自于开关电源、单片机或数字信号处理芯片。通常，外部的数字滤波器能以MCLK的整倍数抑制高频噪音。仅仅这些频率以下和以上的噪音将混入数字滤波器的传输频带，从而影响变换结果。例如：在接通电源后，ADS1202的输入、VIN+、VIN-和MCLK还不出现，这种情况将引起锁存。在接通电源之后如果这些信号出现，串连电阻将被用来限制输入电流。要确定ADS1202和不同电源之间的适当连接，实验是最好的方法。

图8

    5．2 接地

设计时把模拟和数字电路部分必须小心清楚的分开，每一部分都要有它们自己的地线，并且不能重迭。变换器下面不要连接地线，但应把两者用适当的信号线相连。对于多个变换器，连接的两上地线要尽可能靠近所有变换器的一个中心区域。在某些情况下，要找到把两个地线连到一起的最佳点，必须通过实验。

时钟电路篇9

【关键词】多通道采样;IP核;DDR3;PCI-E;SRIO交换;FPGA;DSP

1.引言

随着雷达信号处理技术的日益发展，对雷达信号处理板的处理速度提出了更高的要求。本模块采用高速DSP和FPGA芯片以及流水线设计对多通道雷达信号进行高速并行处理，并将三化设计思想贯穿于整个设计流程[1]。

2.通用信号处理板的总体架构

此板主要包括四部分，分别为AD采样模块、DSP模块、FPGA模块、SRIO交换模块、电源模块、时钟模块。其总体架构图如图1所示：

图1 总体架构图

模拟中频雷达信号经过AD采样模块后，数据传输到FPGA中进行DDC下变频、脉冲压缩等前期处理，处理后的数据通过PCI-E总线传输到DSP0或DSP1进行多目标检测MTD、恒虚警等后期算法处理，最终处理完的数据可以通过SRIO交换模块对外传输或者通过DSP自带的以太网上传到上位机。另外FPGA、DSP0、DSP1可以通过SRIO交换模块进行数据互联[2]。

3.设计实现

3.1 AD采样模块设计

AD采样模块主要实现2路中频信号的AD采样，采用芯片LTC2208，其特点是：采样精度高，16位时钟线和数据线都是差分信号，提高了信号的抗干扰性。其设计图如图2所示。

图2 AD模块设计图

3.2 FPGA模块设计

如图3所示，FPGA采用Xilinx公司的XC6 VLX240，具有算法资源多以及配置灵活的特点。其上电启动采用主动并行的配置方式，优点是读取速度快[3]。

FPGA的算法模块、各种接口模块的组成框图如图4所示。

由图4可知，FPGA除了必须的时钟、复位、JTAG、电源模块外，还包括配置DSP模块、控制及接收AD数据模块、DDR3控制模块、PCI-E、SRIO、GPIO接口以及算法模块（例如DDC等）。其中，DDR3、PCI-E、SRIO总线采用xilinx公司提供的相应的IP核进行设计，以便于提高开发进度以及后期扩展[4]。

图3 FPGA配置图

图4 FPGA功能框图

图5 TMS6678内部框图

图6 TMS6678配置图

3.3 DSP模块设计

DSP模块采用两片TI公司的TMS6678芯片。TMS6678是一款频率达到1.25GHz的8核高速DSP，具有DDR3、EMIF、PCI-E、SRIO、以太网、GPIO等多种接口，便于电路板扩展开发[5]。其内部构成及外部接口如图5所示，其配置电路设计如图6所示。

此外，两片DSP可以串行处理（通过hyper-link接口传输数据），也可以并行实现冗余设计。

3.4 SRIO交换模块设计

SRIO交换机模块采用TSI578芯片，具备8路RapidIO（4×）交换能力，其内部框图和连接原理图如图7所示。

图7 TSI578的内部框图

图8 TSI578的连接原理图

图9 UCD9222、UCD7242的配置图

此外，利用TSI578的SRIO交换功能，该板还可以与同类型的电路板实现级联设计。

3.5 电源模块

由于整个电路板的主要芯片工作所需的电压类型较多、电压较低、所需电流较大、上电顺序要求严格，电源部分采用TI公司的UCD9222、UCD7242以及PTH08T220等。其中UCD9222、UCD7242的配置较难，其电路设计图如图9所示。

建议采用TI公司的GPIO to JTAG仿真器，可对UCD9222以图形化界面进行灵活配置。

3.6 时钟模块

时钟模块主要分为两部分：采样时钟电路和处理时钟电路。

采样时钟电路如图10所示，采用MC100L VEP14作为时钟分配芯片（采样时钟以80M为例），该芯片专为高速时钟分路应用设计，由器件引入的抖动极低，对时钟的恶化可忽略不计。

图10 采样时钟电路

处理时钟电路包括FPGA和DSP时钟电路，其中FPGA处理时钟频率采用200MHz，故采用LVPECL接口的TCXO，直接与FPGA相连，如图11所示。DSP采用25M源时钟，由CDCE62005芯片产生DSP内核和接口需要的时钟，如图12所示。

图11 FPGA处理时钟电路

图12 DSP处理时钟电路

4.系统测试

系统测试采用70.5MHz中频信号，通过chipscope采集到的噪声和AD数据如图13-14所示。

图13 噪声信号采样图

图14 70.5MHz信号采样图

FPGA算法处理DDC（4抽1）之后的I、Q两路数据如图15-16所示。

图15 DDC后I路数据图

图16 DDC后Q路数据图

5.总结

本文完成了由AD、DSP、FPGA、SRIO交换机组成的通用雷达信号处理系统设计。对各部分硬件组成及功能实现进行了详细介绍。在整个设计中，采用IP核的设计思想，完成了DDR3、PCI-E、SRIO等高速总线设计，利用成熟的TSI578芯片实现了SRIO交换功能，利用8核DSP芯片实现复杂的雷达算法处理[6]。

参考文献

[1]向敬成，张明友.雷达系统（第1版）[M].北京：电子工业出版社，2001.

[2]吴顺君.雷达信号处理和数据处理技术[M].北京：电子工业出版社，2008：62-65.

[3]蒋亚坚，沈桂明.FPGA在雷达信号处理器中的应用研究[J].雷达对抗，1999（2）.

[4]任晓东，文博.CPLD/FPGA高级应用开发指南（第1版）[M].北京：电子工业出版社，2003.

时钟电路篇10

关键词：直流稳压；双向流动彩灯控制器；时钟脉冲；循环显示；Multisim 电路板

中图分类号：TM923

文献标识码：A

文章编号：1009-2374（2012）23-0046-02

1　工作原理

本文主要介绍彩灯循环控制电路的设计组成及工作原理。

电路中的220V电压通过以小型交流变压器转为12V的交流电压，再经过直流稳压电源电路为整个系统提供直流5V电压。

由以555为核心的时钟发生器电路产生的时钟脉冲送入计数器，随着时钟脉冲的不断输入，计数器的各输出端的信号通过反馈到芯片的同步置数端，从而开始从0000到0111四位二进制加计数，形成时序控制信号。

时序控制信号经驱动电路送入发光二极管，从而控制相应彩灯被依次点亮（熄灭），实现循环。

此外，我运用Multisim仿真软件，对该实验项目完成从理论到原理图捕获与仿真再到原型设计和测试这样一个完整的综合设计流程。

2　设计要求

控制五路彩灯，每路以100W、220V的白炽灯为负载或以霓虹灯为负载，也可以用发光二极管为负载，要求彩灯双向流动点亮，其闪烁频率在1～10Hz内连续可调。

3　设计方案的选择

方案采用555定时器连接成多谐振荡器，产生频率在1～10Hz内连续可调的时钟信号，将时钟信号输出，通过计数器接受。然后，经过八进制加法计数器的循环计数实现双向流动功能。最后，通过译码器译码，选择某一彩灯进行亮灯。

4　硬件电路的设计

4.1　单元电路的设计

实验电路由直流稳压电源电路、时钟发生器电路、彩灯点亮方向控制电路等部分组成。

4.1.1　直流稳压电源电路。市电220V首先通过交流电源变压器降压为12V交流电，通过单项桥式整流电路形成脉动直流电压，再通过单项桥式整流电容滤波形成平滑的直流电压，最后通过稳压电路给负载提供稳定电压。

4.1.2　时钟发生器电路。时钟发生器电路，即为555定时器构成的多谐振荡器电路，最核心的组成部分就是555定时器。

主要参数计算：

T＝（R1+2R2+R3）Cln2≈0.7（R1+2R2+R3）C

这样，通过控制电容充放电时间，使多谐振荡器产生时钟信号，然后，通过调节滑动变阻器使多谐振荡器产生的时钟信号频率在1～10Hz内连续可调。

实验中由于元器件的限制，我们选择C＝3.3uF，R2＝18千欧，R1＝7.3千欧，滑动变阻器R3＝500千欧，由实验要求得知频率为1～10Hz，经计算得滑动变阻器的使用范围为0～390千欧。

4.1.3　循序脉冲发生电路。本部分电路的核心器件为74LS160。74LS160是一个BCD码的计数器。74LS160具有同步置数端与异步置数端，它受时钟脉冲控制，当下一个计数脉冲的有效到来时，才能实现置数。循环脉冲发生电路即利用74LS160制作八进制加法计数器。计数器从0000～0111正常运行，到0111时，计数状态经四输入与非门反馈到同步置数端，此时同步置数端为低电平有效信号，当下一个有效脉冲来的时候，进行同步置数使其变为0000，再从0000依次递加，实现八进制循环计数。此电路的反馈部分还用到了四输入与非门74LS20。

4.1.4　彩灯点亮方向控制器电路。由循序脉冲发生电路产生从0000到0111的信号进入译码器74LS138D，产生相应的彩灯控制信号，设定0000间接控制彩灯1，使0001和0111间接控制彩灯2，使0010和0110间接控制彩灯3，使0011和0101间接控制彩灯4，使0100间接控制彩灯5。循序脉冲输出信号与彩灯点亮顺序如下表所示：

控制

信号 0000 0001 0010 0011 0100 0101 0110 0111

彩灯

序号 LED1 LED2 LED3 LED4 LED5 LED4 LED3 LED2

控制信号从0000到0111不断循环，又因为74LS138D输出端为低电平有效信号，故在控制LED2、LED3、LED4的两种不同的信号由或非门74LS03D后，再接一级非门74LS04D，由此实现五路彩灯双向流动功能。

5　实验仿真及运行

图1　制作成品图